[发明专利]一种闪存数据读取架构、方法及装置、芯片及存储介质

权利要求书

1.一种闪存数据读取架构，其特征在于，包括：

读取操作控制模块，用于产生读取模式选择信号read_c，在read_c信号为高电平的情况下，进入常规数据读取模式，在read_c信号为低电平的情况下，进入复合数据读取模式；

第一电流比较模块，用于在复合数据读取模式下，将双分离栅存储单元输出的电流Icell与基准电流Iref1进行比较，生成第一复合数据读取结果Dout1；

第二电流比较模块，用于在复合数据读取模式下，将双分离栅存储单元输出的电流Icell与基准电流Iref1和参考电流Iref_com进行比较，生成第二复合数据读取结果Dout2；

逻辑运算模块，用于将所述第一复合数据读取结果Dout1与第二复合数据读取结果Dout2进行异或逻辑运算，得到混合复合数据读取结果Dout_mix；

数据输出选择模块，用于在常规数据读取模式下，输出常规数据读取结果Dout0，在复合数据读取模式下，输出混合复合数据读取结果Dout_mix；

其中，所述读取操作控制模块分别与所述第二电流比较模块的输入端和所述数据输出选择模块电连接，所述第一电流比较模块的输出端分别与所述逻辑运算模块的输入端和所述数据输出选择模块的输入端电连接，所述第二电流比较模块的输出端与所述逻辑运算模块的输入端电连接，所述逻辑运算模块的输出端与所述数据输出选择模块的输入端电连接。

2.根据权利要求1所述的闪存数据读取架构，其特征在于，所述第一电流比较模块，用于在常规数据读取模式下，将双分离栅存储单元输出的电流Icell与基准电流Iref0进行比较，生成常规数据读取结果Dout0。

3.根据权利要求1所述的闪存数据读取架构，其特征在于，在复合数据读取模式下，在所述双分离栅存储单元中的第一存储单元bit1和第二存储单元bit2存储的数据均为0的情况下，所述双分离栅存储单元输出的电流Icell同时小于基准电流Iref1和参考电流Iref_com，则所述第一复合数据读取结果Dout1为0，第二复合数据读取结果Dout2为0，混合复合数据读取结果Dout_mix为0。

4.根据权利要求1所述的闪存数据读取架构，其特征在于，在复合数据读取模式下，在所述双分离栅存储单元中的第一存储单元bit1存储的数据为0且第二存储单元bit2存储的数据为1，或者，第一存储单元bit1存储的数据为1且第二存储单元bit2存储的数据为0的情况下，所述双分离栅存储单元输出的电流Icell大于参考电流Iref_com且小于基准电流Iref1，则所述第一复合数据读取结果Dout1为0，第二复合数据读取结果Dout2为1，混合复合数据读取结果Dout_mix为1。

5.根据权利要求1所述的闪存数据读取架构，其特征在于，在复合数据读取模式下，在所述双分离栅存储单元中的第一存储单元bit1和第二存储单元bit2存储的数据均为1的情况下，所述双分离栅存储单元输出的电流Icell同时大于基准电流Iref1和参考电流Iref_com，则所述第一复合数据读取结果Dout1为1，第二复合数据读取结果Dout2为1，混合复合数据读取结果Dout_mix为1。