[发明专利]页缓冲器电路和包括页缓冲器电路的非易失性存储器装置

说明书

本公开涉及页缓冲器电路和包括页缓冲器电路的非易失性存储器装置。一种页缓冲器电路包括中间电路、数据存储电路和增强电路。所述中间电路联接到与存储器区域联接的位线并被配置为向感测节点施加具有与所述存储器区域的状态对应的电压电平的电压。所述数据存储电路被配置为响应于所述电压电平而在其中存储与所述存储器区域的状态对应的值。所述增强电路联接到所述感测节点并被配置为在所选择的操作期间的增强区间中增大所述感测节点的电容。

技术领域

各种实施方式涉及存储器装置，并且更具体地，涉及非易失性存储器装置。

背景技术

电子装置包括大量电子元件和计算机系统，因为电子装置包括均由半导体构成的大量半导体设备。在构成计算机系统的半导体设备当中，诸如处理器或存储器控制器这样的主机与存储器装置执行数据通信。存储器装置包括均被配置为在其中存储数据并且均由字线和位线标识的多个存储器单元。

不可能将数据覆写到诸如NAND闪存这样的非易失性存储器装置中，因此非易失性存储器装置需要擦除操作。非易失性存储器装置可以以存储块为单位执行擦除操作，并可以通过擦除操作一次擦除存储在一个存储块中的所有数据。通过擦除验证操作，非易失性存储器装置可以验证存储块是否被正常擦除。

发明内容

在一个实施方式中，页缓冲器电路可以包括中间电路、数据存储电路和增强电路。中间电路可以联接到与存储器区域联接的位线，并可以被配置为向感测节点施加具有与存储器区域的状态对应的电压电平的电压。数据存储电路可以被配置为响应于所述电压电平而在其中存储与存储器区域的状态对应的值。增强电路可以联接到感测节点，并可以被配置为在所选择的操作期间的增强区间中增大感测节点的电容。

在一个实施方式中，页缓冲器电路可以包括中间电路、数据存储电路和增强电路。所述中间电路可以被配置为将第一操作电压施加到感测节点，以对所述感测节点进行预充电，并可以被配置为在基于多串的擦除验证操作期间，将具有与多个串的状态对应的电压电平的电压施加到所述感测节点。所述数据存储电路可以被配置为响应于所述电压电平而在其中存储与所述多个串的状态对应的值。所述增强电路可以联接到所述感测节点，并可以被配置为在所述基于多串的擦除验证操作期间的增强区间中，将具有比所述第一操作电压高的电压的增强电压施加到所述感测节点，以对所述感测节点进行预充电。

在一个实施方式中，一种非易失性存储器装置可以包括多个串、控制电路和页缓冲器电路。所述多个串可以联接到位线。所述控制电路可以被配置为控制对所述多个串的基于多串的擦除验证操作。所述页缓冲器电路可以联接到位线，并可以被配置为防止在所述基于多串的擦除验证操作期间的评估区间中在所述多个串当中的至少一个串处于编程状态时感测节点的电压电平降低至低于基准电平的电平。

附图说明

图1是例示了根据一个实施方式的非易失性存储器装置的框图。

图2是例示了根据一个实施方式的存储块的电路图。

图3是例示了根据一个实施方式的存储块的电路图。

图4是例示了存储器单元的阈值电压分布的示图。

图5是例示了根据一个实施方式的存储块内的联接到位线的串的框图。

图6是例示了根据一个实施方式的图1的页缓冲器电路的详细电路图。

图7是例示了当在基于多串的擦除验证操作期间增强电路不进行操作时施加到图6的页缓冲器电路的信号的时序图。

图8是例示了当在对第一串和第二串的基于多串的擦除验证操作期间增强电路不进行操作时在评估区间中可以出现的情形的示图。

图9是例示了根据一个实施方式的当在基于多串的擦除验证操作期间增强电路进行操作时施加到图6的页缓冲器电路的信号的时序图。

图10是例示了根据一个实施方式的图1的页缓冲器电路的详细电路图。