[发明专利]页缓冲器电路和包括页缓冲器电路的非易失性存储器装置

权利要求书

1.一种页缓冲器电路，该页缓冲器电路包括：

中间电路，所述中间电路联接到与存储器区域联接的位线，并且向感测节点施加具有与所述存储器区域的状态对应的电压电平的电压；

数据存储电路，所述数据存储电路响应于所述电压电平而在所述数据存储电路中存储与所述存储器区域的状态对应的值；以及

增强电路，所述增强电路联接到所述感测节点，并在所选择的操作期间的增强区间中增大所述感测节点的电容。

2.根据权利要求1所述的页缓冲器电路，其中，所述所选择的操作是用于同时验证联接到所述位线的多个串是否处于擦除状态的基于多串的擦除验证操作。

3.根据权利要求1所述的页缓冲器电路，

其中，所述中间电路将第一操作电压施加到所述感测节点，以对所述感测节点进行预充电，并且

其中，所述增强区间在所述中间电路开始将所述第一操作电压施加到所述感测节点时开始。

4.根据权利要求1所述的页缓冲器电路，其中，所述增强区间在所述数据存储电路中存储了所述值之后结束。

5.根据权利要求1所述的页缓冲器电路，

其中，所述增强电路包括联接在增强节点和所述感测节点之间的电容器，并且

其中，所述增强节点在所述增强区间中接收地电压，并且在除了所述增强区间之外的区间中被浮置。

6.一种页缓冲器电路，该页缓冲器电路包括：

中间电路，在基于多串的擦除验证操作期间，所述中间电路将第一操作电压施加到感测节点以对所述感测节点进行预充电，并且然后将具有与多个串的状态对应的电压电平的电压施加到所述感测节点；

数据存储电路，所述数据存储电路响应于所述电压电平而在所述数据存储电路中存储与所述多个串的状态对应的值；以及

增强电路，所述增强电路联接到所述感测节点，并且在所述基于多串的擦除验证操作期间的增强区间中，将具有比所述第一操作电压高的电压的增强电压施加到所述感测节点以对所述感测节点进行预充电。

7.根据权利要求6所述的页缓冲器电路，其中，所述增强区间最迟在所述中间电路开始将所述第一操作电压施加到所述感测节点时开始。

8.根据权利要求6所述的页缓冲器电路，其中，所述增强区间在所述中间电路停止将所述第一操作电压施加到所述感测节点时结束。

9.根据权利要求6所述的页缓冲器电路，

其中，所述增强电路包括响应于增强信号而联接增强节点和所述感测节点的PMOS晶体管，并且

其中，所述增强信号在所述增强区间中具有地电压的电平，并且在除了所述增强区间之外的区间中具有所述第一操作电压的电平。

10.根据权利要求9所述的页缓冲器电路，其中，所述增强节点在所述增强区间中接收所述增强电压，并在除了所述增强区间之外的区间中接收所述第一操作电压。

11.一种非易失性存储器装置，该非易失性存储器装置包括：

多个串，所述多个串联接到位线；

控制电路，所述控制电路控制对所述多个串的基于多串的擦除验证操作；以及

页缓冲器电路，所述页缓冲器电路联接到所述位线，并且防止在所述基于多串的擦除验证操作期间的评估区间中在所述多个串当中的至少一个串处于编程状态时感测节点的电压电平降低至比基准电平低的电平。