[发明专利]一种增强部分并行架构高速LDPC译码器及译码方法

说明书

本发明提供了一种增强部分并行架构高速LDPC译码器及译码方法，所述译码器包括运算单元、信道接收信息存储模块、置信度信息存储模块、硬判决存储模块、数据对齐模块和控制器；本发明将多对角线矩阵进行拆分并采用分布式存储策略分别存储置信度信息；然后将拆分后子矩阵的多行(列)置信度信息存储在同一内存地址，成倍增加了每次内存读写数据量与节点运算量，提高了译码数据吞吐率。本发明在存储器和运算单元之间设计了低复杂度的数据对齐器，有效地避免了存储器访存冲突。

技术领域

本发明属于通信技术领域，具体涉及一种增强部分并行架构高速LDPC译码器及译码方法。

背景技术

随着空间探测任务需求日益提升，航天器携带的载荷设备趋于精密多样，星地链路传输数据量大幅增加。近地轨道(Low Earth Orbit，LEO)卫星因具有发射成本低、通信时延小和覆盖范围广等优势而被广泛应用，其具有如下特点：过境时间短，数传时间有限；一般为小卫星，星上硬件资源有限；通信信道具有时变特性，如何在LEO卫星星上硬件资源、数传时间有限的情况下实现高速数据传输已成为我国目前航天器发展需要解决的核心难题。信道编码作为高速数传的重要环节，能够提高数传系统的抗干扰性和可靠性。低密度奇偶校验(Low-density Parity-check，LDPC)码是一种纠错性能逼近Shannon极限的信道编码，已广泛应用于光纤通信、空间通信、存储等领域。

目前二元LDPC译码硬件实现最常用的算法是修正最小和(Normalized Min-SumAlgorithm，NMSA)译码算法，译码过程中需要进行大量计算并需要对计算得到的置信度信息进行存储，硬件资源消耗大，另外，译码过程中置信度信息存取可能会存在访存冲突，增加了译码器的实现难度。如何设计高速高效的LDPC译码器，获得硬件复杂度和译码性能之间的平衡面临着挑战。

LDPC码译码过程中，校验节点和变量节点更新可以同时进行，因此可利用并行结构实现高速译码器。并行度的选择对译码器硬件资源消耗以及译码吞吐率有较大影响，通常有全并行架构、串行架构和部分并行架构三种架构。全并行架构LDPC译码器通常具有最高的译码吞吐率，但资源占用较多、布局布线复杂、处理节点之间存在路由拥塞，实现复杂度高。串行架构译码器需要的硬件资源最少，但是译码吞吐率低，难以满足实际高速数传需求。部分并行架构很好的实现了资源和吞吐率的折衷。基于FPGA的部分并行架构译码器通常利用块随机存取存储器(Block Random Access Memory,BRAM)来存储处理节点之间交换的置信度信息。但是，当同时计算相邻的行时，需要同时访问多个BRAM地址，因此需要仔细设计置信度消息在BRAM中的存储结构与位置，并且需要专门设计BRAM和处理单元之间的接口，否则将导致内存访问冲突使译码器达到性能瓶颈。

发明内容

本发明的目的在于克服译码过程中的访存冲突问题以及译码吞吐率低的缺陷。

本发明提出了一种增强部分并行架构高速LDPC译码器，所述译码器包括运算单元、信道接收信息存储模块、置信度信息存储模块、硬判决存储模块、数据对齐模块和控制器；

所述运算单元：用于读取所述信道接收信息存储模块信息以及置信度信息存储模块信息完成译码过程中的校验节点更新和变量节点更新运算，输出译码结果；

所述信道接收信息存储模块：用于接收并缓存外部输入的LDPC译码软信息；

所述置信度信息存储模块：用于存储译码过程中所述运算单元计算产生的节点更新置信度信息；

所述硬判决存储模块：用于对译码过程中所述运算单元计算产生的硬判决结果进行存储；

所述数据对齐模块：在译码过程中利用数据对齐模块规避访存冲突；

所述控制器：用于协调各模块的工作，完成译码过程。

作为上述装置的一种改进，所述信道接收信息存储模块由n个RAM组成，每个RAM位宽为P×Q比特，深度为L/P；