[发明专利]一种增强部分并行架构高速LDPC译码器及译码方法

权利要求书

1.一种增强部分并行架构高速LDPC译码器，所述译码器包括运算单元、信道接收信息存储模块、置信度信息存储模块、硬判决存储模块、数据对齐模块和控制器；

所述运算单元：用于读取所述信道接收信息存储模块信息以及置信度信息存储模块信息完成译码过程中的校验节点更新和变量节点更新运算，输出译码结果；

所述信道接收信息存储模块：用于接收并缓存外部输入的LDPC译码软信息；

所述置信度信息存储模块：用于存储译码过程中所述运算单元计算产生的节点更新置信度信息；

所述硬判决存储模块：用于对译码过程中所述运算单元计算产生的硬判决结果进行存储；

所述数据对齐模块：在译码过程中利用数据对齐模块规避访存冲突；

所述控制器：用于协调各模块的工作，完成译码过程。

2.根据权利要求1所述的增强部分并行架构高速LDPC译码器，其特征在于，所述信道接收信息存储模块由n个RAM组成，每个RAM位宽为P×Q比特，深度为L/P；

其中，n为LDPC码校验矩阵包含子矩阵的列数；P为增强并行度；Q为量化比特数；L为LDPC码校验矩阵子矩阵的阶数。

3.根据权利要求2所述的增强部分并行架构高速LDPC译码器，其特征在于，所述置信度信息存储模块由m×n×cir_weight个RAM组成，每个RAM位宽为P×Q比特，深度为L/P；

其中，m为LDPC码校验矩阵包含子矩阵的行数；cir_weight为LDPC码校验矩阵子矩阵行列重数。

4.根据权利要求3所述的增强部分并行架构高速LDPC译码器，其特征在于，所述硬判决存储模块由n个RAM组成，每个RAM位宽为P，深度为L/P。

5.根据权利要求4所述的增强部分并行架构高速LDPC译码器，其特征在于，所述运算单元包括校验节点更新模块和变量节点更新模块。

6.根据权利要求5所述的增强部分并行架构高速LDPC译码器，其特征在于，所述校验节点更新模块由m×P个校验节点处理单元组成；所述校验节点处理单元包括符号求解子单元、最小值次小值求解子单元和修正因子子单元。

7.根据权利要求5所述的增强部分并行架构高速LDPC译码器，其特征在于，所述变量节点更新模块由n×P个变量节点处理单元组成，采用树形级联累加器实现。