[发明专利]一种节省芯片面积的方法

说明书

本发明提供一种节省芯片面积的方法，基底上设有不同类型的器件区域，不同类型的器件区域包括core NFET区域、core PFET区域、IO NFET区域、IO PFET区域；不同类型的器件区域的基底上分别形成有栅极；用光刻胶覆盖所述基底上的core NFET区域、core PFET区域、IO NFET区域、IO PFET区域；提供光罩，利用光罩对所述基底进行曝光和显影，使core PFET区域和IO PFET区域被显开；在被显开的core PFET区域和IO PFET区域的基底上进行刻蚀，形成用于生长SiGe的沟槽；在沟槽中沉积SiGe形成外延区。本发明提出在IOPMOS区域采用SiGe工艺，在提高IO PMOS性能的基础上减小IO PMOS有源区宽度，节省了IO区域芯片面积。

技术领域

本发明涉及半导体技术领域，特别是涉及一种节省芯片面积的方法。

背景技术

众所周知，CMOS电路的性能在很大程度上受PMOS的制约，因此，任何技术如果能够把PMOS的性能提高到NMOS的水平都被认为是有利的。通过工艺在有源区引入应变，称为工艺致应变(process-induced strain)，即源/漏(S/D)沉积致应变技术。将SiGe镶嵌到源漏区，从而在沟道处产生压缩形变，提高PMOS晶体管的载流子迁移率，而载流子迁移率的提高可导致高的驱动电流，提高晶体管性能。SiGe外延提供的应力可以极大地提高载流子的迁移率，改善PMOS器件电学性能。在28nm技术节点，SiGe外延工艺被广泛用来提高核心PMOS器件的电学性能，而对于IO PMOS器件，少有应用。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种节省芯片面积的方法，用于解决现有技术中PMOS载流子迁移率低以及IO PMOS使用面积大的问题。

为实现上述目的及其他相关目的，本发明提供一种节省芯片面积的方法，至少包括：

步骤一、提供基底，所述基底上设有不同类型的器件区域，所述不同类型的器件区域包括：core NFET区域、core PFET区域、IO NFET区域、IO PFET区域；所述不同类型的器件区域的所述基底上分别形成有栅极；

步骤二、用光刻胶覆盖所述基底上的所述core NFET区域、core PFET区域、IONFET区域、IO PFET区域；提供光罩，利用所述光罩对所述基底进行曝光和显影，使所述corePFET区域和IO PFET区域被显开；

步骤三、在被显开的所述core PFET区域和IO PFET区域的基底上进行刻蚀，形成用于生长SiGe的沟槽；

步骤四、在所述沟槽中沉积SiGe形成外延区。

优选地，步骤一中的所述core NFET区域、core PFET区域、IO NFET区域、IO PFET区域彼此用STI区进行隔离。

优选地，步骤一中的所述core NFET区域、core PFET区域、IO NFET区域、IO PFET区域在所述基底上依次排列。

优选地，步骤一中的所述不同类型的器件区域的所述基底上形成有栅氧层，所述栅极形成于所述栅氧层上。

优选地，步骤一中的所述栅极侧壁设有侧墙。

优选地，步骤二中所述core PFET区域和IO PFET区域被显开包括所述core PFET区域和IO PFET区域的栅极以及栅氧层被显开。

优选地，步骤三中所述用于生长SiGe的沟槽分别位于所述栅极两侧的所述基底上；刻蚀形成所述沟槽时，所述core PFET区域和IO PFET区域上的所述栅氧层也被去除。

优选地，步骤三中的所述沟槽的形状为Σ型。

优选地，步骤四中在所述IO PFET区域形成的所述外延区减小了IO PMOS的有源区宽度，节省了IO区域的面积。