[发明专利]一种节省芯片面积的方法

权利要求书

1.一种节省芯片面积的方法，其特征在于，至少包括：

步骤一、提供基底，所述基底上设有不同类型的器件区域，所述不同类型的器件区域包括：core NFET区域、core PFET区域、IO NFET区域、IO PFET区域；所述不同类型的器件区域的所述基底上分别形成有栅极；

步骤二、用光刻胶覆盖所述基底上的所述core NFET区域、core PFET区域、IO NFET区域、IO PFET区域；提供光罩，利用所述光罩对所述基底进行曝光和显影，使所述core PFET区域和IO PFET区域被显开；

步骤三、在被显开的所述core PFET区域和IO PFET区域的基底上进行刻蚀，形成用于生长SiGe的沟槽；

步骤四、在所述沟槽中沉积SiGe形成外延区。

2.根据权利要求1所述的节省芯片面积的方法，其特征在于：步骤一中的所述coreNFET区域、core PFET区域、IO NFET区域、IO PFET区域彼此用STI区进行隔离。

3.根据权利要求1所述的节省芯片面积的方法，其特征在于：步骤一中的所述coreNFET区域、core PFET区域、IO NFET区域、IO PFET区域在所述基底上依次排列。

4.根据权利要求3所述的节省芯片面积的方法，其特征在于：步骤一中的所述不同类型的器件区域的所述基底上形成有栅氧层，所述栅极形成于所述栅氧层上。

5.根据权利要求1所述的节省芯片面积的方法，其特征在于：步骤一中的所述栅极侧壁设有侧墙。

6.根据权利要求4所述的节省芯片面积的方法，其特征在于：步骤二中所述core PFET区域和IO PFET区域被显开包括所述core PFET区域和IO PFET区域的栅极以及栅氧层被显开。

7.根据权利要求1所述的节省芯片面积的方法，其特征在于：步骤三中所述用于生长SiGe的沟槽分别位于所述栅极两侧的所述基底上；刻蚀形成所述沟槽时，所述core PFET区域和IO PFET区域上的所述栅氧层也被去除。

8.根据权利要求7所述的节省芯片面积的方法，其特征在于：步骤三中的所述沟槽的形状为Σ型。

9.根据权利要求1所述的节省芯片面积的方法，其特征在于：步骤四中在所述IO PFET区域形成的所述外延区减小了IO PMOS的有源区宽度，节省了IO区域的面积。

10.根据权利要求1所述的节省芯片面积的方法，其特征在于：步骤四中在所述IO PFET区域形成的所述外延区使得IO PMOS的有源区宽度减小了10％。