[发明专利]基于霍尔条阵列的卷积神经网络硬件加速系统

说明书

本发明公开了基于霍尔条阵列的卷积神经网络硬件加速系统，该系统包括FPGA、多路DAC模块、卷积运算模块、激活池化模块和ADC电路。通过FPGA对系统的输入输出数据及各个运算环节进行调度控制，利用霍尔条器件存储计算一体的特性，在霍尔条阵列中以硬件电路的形式完成卷积运算。然后将卷积结果通过具有可控泄放路径的硬件一体化电路实现激活与最大值池化操作，然后再利用ADC电路采样并发送至FPGA。本系统一种存算一体化的卷积神经网络系统，以模拟电路方式硬件实现卷积、激活、池化运算，具有速度快、并行化程度高等优点，可以降低应用系统中处理器的运算负担，为边缘端设备提供高性价比的卷积神经网络运算能力。

技术领域

本发明属于卷积神经网络硬件设计技术领域，涉及以FFPGA控制、自旋霍尔条器件为核心加速系统，具体涉及基于霍尔条阵列的卷积神经网络硬件加速系统。

背景技术

随着互联网的迅速发展以及计算机硬件算力的不断提升，卷积神经网络的应用不断扩大，在经济、军事等领域都发挥着重要作用。随着卷积神经网络的发展，其中包含的大量权重参数，对算力、存储空间及功耗等要求也不断增加，若使用传统的存储器，其运算过程必然涉及大量的数据搬运，从而导致搬运功耗超过计算功耗。

如果一个系统在提升卷积运算速度的同时，能够减少运算过程中数据的搬移，则不仅能够解决目前卷积运算的瓶颈，还能为实现高算力功耗比的智能边缘计算开辟新路径。

发明内容

针对现有技术的不足，本发明提出了基于霍尔条阵列的卷积神经网络硬件加速系统，充分利用FPGA对数据的输入输出以及各运算环节的控制，基于具备存储与计算于一体的霍尔条器件，设计了存算一体化的硬件加速系统，以模拟电路的方式实现卷积、激活、池化运算，得到多路并行的高计算速度的卷积神经网络系统。

基于霍尔条阵列的卷积神经网络硬件加速系统，包括FPGA、多路DAC模块、卷积运算模块、激活池化模块和ADC电路。

所述FPGA作为数据的输入输出接口，对系统中的其他模块进行调度控制。FPGA将训练得到的卷积核映射为霍尔条阵列中对应霍尔条的反常霍尔电阻值，以及将图像数据发送至多路DAC模块。

所述多路DAC模块根据FPGA的调度指令，接收图像数据，并将采样数据转化为输出的模拟电流信号。

作为优选，所述多路DAC模块输出的模拟电流信号幅值大小不超过令霍尔电阻值发生变化的临界电流值。

所述卷积运算模块包括由多个并行霍尔条组成的霍尔条阵列和模拟加法电路；所述并行的霍尔条分别接收多路DAC模块输出的电流值，作为卷积运算的乘数；霍尔条的反常霍尔电阻值作为被乘数；霍尔条阵列用于完成输入电流与反常霍尔电阻值的点乘运算，乘积为霍尔条输出端的反常霍尔电压。所述模拟加法电路对霍尔条阵列输出的多路反常霍尔电压进行加法运算，输出值作为卷积核卷积运算的结果。

作为优选，所述卷积运算模块还包括放大器模块，用于对霍尔条输出端的反常霍尔电压进行同倍数放大后，再输入模拟加法电路。

作为优选，所述卷积运算模块还包括一致性补偿电路，用于对霍尔条阵列中的霍尔条器件的反常霍尔电阻以及输出偏置进行一致性补偿，提高卷积精度。