[发明专利]减少源漏极短路的方法及静态随机存储器

说明书

本发明公开了一种减少源漏极短路的方法及静态随机存储器，其可降低相邻晶体管源漏极之间产生桥连而短路的风险，可提高集成电路单位面积内半导体器件密度，该方法包括以下步骤：提供衬底，衬底上分布有间隔设置的第一沟槽隔离区，衬底及第一沟槽隔离区顶端沉积有自下而上依次分布的体硅层、OPL层、抗反射层、光刻胶层；对OPL层的中部刻蚀，获得刻蚀槽，将光刻胶层去除，在刻蚀槽内及抗反射层顶端沉积第一蚀刻层，在第一刻蚀层顶端沉积第二蚀刻层，将OPL层上方及刻蚀槽内部的部分第一刻蚀层、第二刻蚀层去除，获取隔离层，隔离层的宽度等于相邻两个晶体管源漏极之间的最小间距，去除隔离层两侧的OPL层，使隔离层两侧的体硅层生长出源漏极。

技术领域

本发明涉及集成电路技术领域，具体为一种减少源漏极短路的方法及使用该方法制备的静态随机存储器。

背景技术

随着半导体技术不断发展，集成电路单位面积内半导体器件密度不断增大，半导体器件物理尺寸不断缩小，但随之产生的相邻半导体之间产生短路的风险增加。例如，在集成电路中制备相邻分布的晶体管，受加工工艺限制，相邻晶体管源漏极之间极易因距离较近而产生桥连，桥连易导致相邻MOS管的源漏极产生短路。目前常用的减少源漏极短路的方式是缩小MOS管主动区(active area)尺寸以留出充足空间或改善外延生长工艺，但随着半导体器件物理尺寸的不断缩小，主动区域尺寸缩小工艺或外延生长工艺已接近技术极限，如何通过加工工艺的进一步改善，来减少相邻MOS管源漏极之间短路，成为本领域人员亟待解决的问题。

发明内容

针对现有技术中存在的上述问题，本发明提供了一种减少源漏极短路的方法，其可降低相邻晶体管源漏极之间产生桥连而短路的风险，可提高单位面积内半导体器件密度。

为实现上述目的，本发明采用如下技术方案：

一种减少源漏极短路的方法，该方法包括以下步骤：S1、提供衬底，所述衬底上分布有间隔设置的第一沟槽隔离区，所述衬底及所述第一沟槽隔离区的顶端沉积有自下而上依次分布的体硅层、OPL层、抗反射层、光刻胶层；

S2、采用光刻工艺对所述OPL层的中部刻蚀，获得刻蚀槽；

S3、将所述光刻胶层去除，使所述抗反射层的顶端露出；

S4、在所述刻蚀槽的内表面及所述抗反射层的顶端沉积第一蚀刻层；

S5、在所述第一刻蚀层的顶端沉积第二蚀刻层；

S6、采用光刻工艺对所述第一刻蚀层、第二刻蚀层进行刻蚀，将所述OPL层上方的所述第一刻蚀层、第二刻蚀层去除，同时将所述刻蚀槽内部的部分第一刻蚀层、第二刻蚀层去除，获取隔离层，所述隔离层的宽度等于相邻两个晶体管源漏极之间的最小间距；

S7、去除所述隔离层两侧的OPL层；

S8、使所述隔离层两侧的所述体硅层生长出源漏极。

其进一步特征在于，

所述光刻胶层包括相邻布置的第一光刻胶层、第二光刻胶层，所述第一光刻胶层与所述第二光刻胶层之间设置有间隙，所述间隙的宽度与集成电路中相邻两个晶体管源漏极之间的最小间距相等；

所述刻蚀槽的宽度等于所述间隙的宽度，所述间隙的宽度与所述刻蚀槽的宽度均为30nm～46.3nm；

所述第一蚀刻层的材质为SiN，厚度为

所述第二刻蚀层的材质为SiO₂，厚度为

所述隔离层包括所述第一刻蚀层、第二刻蚀层，所述隔离层的厚度为

所述源漏极的材质为锗硅(SiGe)。