[发明专利]基于阻类存储器的2bit和4bit华莱士树型乘法器电路

说明书

本发明公开了一种基于阻类存储器的2bit和4bit华莱士树型乘法器电路，其中，2bit华莱士树型乘法器电路包括第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第六与门电路和1个第一异或门电路，其中，所述第一与门电路的输出端分别电性连接到第一异或门电路的一个输入端和第五与门电路的一个输入端，所述第二与门电路的输出端分别电性连接到第一异或门电路的另一输入端和第五与门电路的另一输入端，所述第三与门电路的输出端电性连接到第六与门电路的一个输入端，所述第四与门电路的输出端电性连接到第六与门电路的另一个输入端。本发明能够减少乘法器单元和CP路径长度。

技术领域

本发明涉及集成电路基本数字运算单元领域，具体涉及一种基于阻类存储器的2bit和4bit华莱士树型乘法器电路。

背景技术

参见图1所示，为传统的4bit华莱士树型乘法器电路结构，由16个与门先将乘数和被乘数做了和，产生16个部分积，再将此16个部分积通过加法进位链，得到最终的乘法结果。

参见图2所示，为该华莱士树型乘法器电路的运算过程：将16个与门产生的4行部分积进行3-2压缩，即通过将前3行部分积按位进行加法，得到每个位上的和与进位。将进位行向左平移1位之后，再做一次3-2压缩，得到第二次压缩之后的和与进位。将进位行向左平移1位，与和进行最终的加法链加法，得到结果。

由此分析：经典华莱士树型乘法器的速度和面积取决于加法链长度(由位数决定)，同时还取决于3-2压缩次数(部分积的行数)。由于乘法器的位数为4位，产生的部分积为4行，导致了该乘法器结构需要多进行1次3-2压缩。此乘法器结构共用到16个与门、7个全加器(FA)、7个半加器(HA)和一个异或门，逻辑单元仍较多。图1中路径a为CP(criticalpath)路径，该路径长度仍不够简化。

发明内容

本发明目的是提供一种基于阻类存储器的2bit和4bit华莱士树型乘法器电路，减少华莱士树型结构在2N位(N≥2)乘法中产生的部分积行数，进而减少乘法器单元和CP路径长度。

本发明的技术方案是：一种基于阻类存储器的2bit华莱士树型乘法器电路，包括第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第六与门电路和1个第一异或门电路，其中，所述第一与门电路的输出端分别电性连接到第一异或门电路的一个输入端和第五与门电路的一个输入端，所述第二与门电路的输出端分别电性连接到第一异或门电路的另一输入端和第五与门电路的另一输入端，所述第三与门电路的输出端电性连接到第六与门电路的一个输入端，所述第四与门电路的输出端电性连接到第六与门电路的另一个输入端。

上述技术方案中，所述第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路和第六与门电路的每个输入端均配置有1个第一忆阻器，且所述第一忆阻器的的负极对应各与门电路的输入端。

上述技术方案中，所述第一异或门电路的每个输入端均配置有1个第二忆阻器，且所述第二忆阻器的正极对应第一异或门电路的输入端。

本发明还提供一种基于阻类存储器的4bit华莱士树型乘法器电路，包括部分积电路和压缩器电路，所述部分积电路的输出端电性连接到压缩器电路的输入端；

所述部分积电路包括4个如上所述的2bit华莱士树型乘法器电路，

上述技术方案中，所述压缩器电路包括第一全加器、第二全加器、第三全加器、第四全加器、第五全加器、第六全加器、第七全加器、1个半加器和1个第二异或门电路；其中

所述第一全加器的一个输出端电性连接到半加器的输入端；

所述第二全加器的一个输出端电性连接到半加器的输入端，另一个输出端电性连接到第五全加器的输入端；

所述第三全加器的一个输出端电性连接到第五全加器的输入端，另一个输出端电性连接到第六全加器的输入端；