[发明专利]基于阻类存储器的2bit和4bit华莱士树型乘法器电路在审
| 申请号： | 202210390464.2 | 申请日： | 2022-04-14 |
| 公开（公告）号： | CN114840170A | 公开（公告）日： | 2022-08-02 |
| 发明（设计）人： | 张文海;王子欧;巫超 | 申请（专利权）人： | 苏州大学 |
| 主分类号： | G06F7/523 | 分类号： | G06F7/523;G06F7/57 |
| 代理公司： | 苏州翔远专利代理事务所(普通合伙) 32251 | 代理人： | 叶丙静 |
| 地址： | 215137 *** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 基于 存储器 bit 华莱士树型 乘法器 电路 | ||
1.一种基于阻类存储器的2bit华莱士树型乘法器电路，其特征在于，包括第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第六与门电路和1个第一异或门电路，其中，所述第一与门电路的输出端分别电性连接到第一异或门电路的一个输入端和第五与门电路的一个输入端，所述第二与门电路的输出端分别电性连接到第一异或门电路的另一输入端和第五与门电路的另一输入端，所述第三与门电路的输出端电性连接到第六与门电路的一个输入端，所述第四与门电路的输出端电性连接到第六与门电路的另一个输入端。
2.根据权利要求1所述的基于阻类存储器的2bit华莱士树型乘法器电路，其特征在于，所述第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路和第六与门电路的每个输入端均配置有1个第一忆阻器，且所述第一忆阻器的的负极对应各与门电路的输入端。
3.根据权利要求1所述的基于阻类存储器的2bit华莱士树型乘法器电路，其特征在于，所述第一异或门电路的每个输入端均配置有1个第二忆阻器，且所述第二忆阻器的正极对应第一异或门电路的输入端。
4.一种基于阻类存储器的4bit华莱士树型乘法器电路，其特征在于，包括部分积电路和压缩器电路，所述部分积电路的输出端电性连接到压缩器电路的输入端；
所述部分积电路包括4个如权利要求1至3中任一项所述的2bit华莱士树型乘法器电路。
5.根据权利要求1所述的基于阻类存储器的4bit华莱士树型乘法器电路，其特征在于，所述压缩器电路包括第一全加器、第二全加器、第三全加器、第四全加器、第五全加器、第六全加器、第七全加器、1个半加器和1个第二异或门电路；其中
所述第一全加器的一个输出端电性连接到半加器的输入端；
所述第二全加器的一个输出端电性连接到半加器的输入端，另一个输出端电性连接到第五全加器的输入端；
所述第三全加器的一个输出端电性连接到第五全加器的输入端，另一个输出端电性连接到第六全加器的输入端；
所述第四全加器的一个输出端电性连接到第六全加器的输入端，另一个输出端电性连接到第七全加器的输入端；
所述第五全加器的一个输出端电性连接到第六全加器的输入端；
所述第六全加器的一个输出端电性连接到第七全加器的输入端；
所述第七全加器的一个输出端电性连接到第二异或门电路的输入端。
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