[发明专利]基于FPGA的波特率自适应串口通信扩展装置及方法

说明书

本发明公开了基于FPGA的波特率自适应串口通信扩展装置及方法，该装置包括总路串口接口芯片、逻辑处理器FPGA和多个支路串口接口芯片；逻辑处理器FPGA，用于接收总路串口接口芯片发送过来的总串口数据，采用自适应串口波特率计算法自动识别第一总串口波特率，并解析接收串口数据，通过预先设置的帧格式，将总串口数据通过各个第一支串口输出；及接收多个支路串口接口芯片发送过来的支串口数据，采用上述同样的计算法自动识别第二支串口波特率，并解析接收串口数据，通过预先设置的帧格式，将各个支串口数据合并后通过第二总串口发出。本发明电路简单，适用于串口数量不够、波特率明确、波特率可能经常变化的应用环境中。

技术领域

本发明涉及串口通信技术领域，具体涉及基于FPGA的波特率自适应串口通信扩展装置及方法。

背景技术

串口通信是指单方向利用一跟数据线一位一位的进行数据传输，利用简单的线缆即可实现数据传输，设备简单，成本低，目前常用的串口通信方式及异步串行通信UART，UART以一个字符为传输单位，通信中两个字符间的时间间隔多少是不固定的，然而在同一个字符中的两个相邻位之间的时间间隔是固定的。数据传输速率用波特率来进行表示，即每秒钟传输的二进制位数，常用的波特率有2400bps、9600bps、51200bps、115200bps等。UART的一个字符一般包含起始位、数据位、校验位、停止位，起始位：先发出一个逻辑“0”信号，表示传输字符的开始；数据位：可以是5～8位逻辑“0”或、“1”，如ASCII码(7位)，扩展BCD码(8位)，小端传输；校验位：数据位加上这一位后，使得“1”的位数应为偶数(偶校验)或奇数(奇校验)；停止位：它是一个字符数据的结束标志。可以是1位、1.5位、2位的高电平；空闲位：即UART字符传输之间的空闲状态，处于逻辑“1”状态。

目前电子行业中，进行串口通信接口的扩展主要通过专用ASCI芯片进行(ASCI:Application Specific Intergrated Circuits，即专用集成电路)，专用ASCI芯片一般为并行接口或者高速串行接口，实现方案相对比较麻烦，不同的使用场景中需要采用不同的设计，并且一般的串行接口扩展设计没有采用波特率自适应设计，导致外界设备波特率变化时，该扩展装置需要通过硬件重新更改配置或者通过软件参数进行波特率修改，可用性大大降低。对于串行接口的波特率自适应技术，已有技术主要方法步骤为：利用一种较高采样率对输入信号进行采集，将采集后的数据进行缓存；检测所述串口接收数据线上接收的目标信号的特征参数，当特征参数满足预设条件时根据目标信号变化的宽度，确定第二种采样率，利用第二种采样率对目标信号进行采样，得到新的采样数据；利用第二种采样率对以及采样的数据进行重构，将重构后的数据与新采样的数据进行缓存；根据波特率与最小数据宽度的关系，确定缓存数据的疑似波特率；利用疑似波特率对缓存的数据进行解析；利用预设的波特率判决标准对解析后的数据进行判决，当所述解析后的数据满足预设的波特率判决标准时，确定所述疑似波特率为正确波特率。

因此，现有技术中一般通过专用ASCI芯片进行串口通信扩展，专用ASCI芯片一般为并行接口或者高速串行接口，实现方案相对比较麻烦，在不同的应用场景中，需要进行特殊设计，通用行不高，专用ASIC串口通信扩展芯片波特率一般通过内部时钟分频产生，时钟源由ASCI芯片外挂晶振提供，由于外接晶振时钟频率固定，因此其波特率只能是几个常用的固定值，不能满足有些特殊场景的应用；目前现有的串口波特率自适应技术逻辑上比较复杂，需要进行多次不同时钟频率的数据采样，对软件逻辑设计的时序要求较高，并且通过多次采样、多级数据缓存的方式，会造成波特率检测速度较慢，实时性不够高。

针对现有技术中的上述缺点，有必要提出一种基于FPGA的串口通信扩展装置，并且能够根据对外通信设备的波特率自适应调整自身波特率。

发明内容