[发明专利]基于FPGA的波特率自适应串口通信扩展装置及方法

权利要求书

1.基于FPGA的波特率自适应串口通信扩展装置，其特征在于，该装置包括总路串口接口芯片、逻辑处理器FPGA和多个支路串口接口芯片；所述总路串口接口芯片连接逻辑处理器FPGA，所述逻辑处理器FPGA与每个支路串口接口芯片均连接；所述总路串口接口芯片、支路串口接口芯片均具有数据接收和发送功能；

所述逻辑处理器FPGA，用于接收所述总路串口接口芯片发送过来的总串口数据，采用自适应串口波特率计算法自动识别第一总串口波特率，并解析接收串口数据，通过预先设置的帧格式，将总串口数据通过各个第一支串口输出至对应的各个支路串口接口芯片；

及用于接收多个所述支路串口接口芯片发送过来的支串口数据，采用自适应串口波特率计算法自动识别第二支串口波特率，并解析接收串口数据，通过预先设置的帧格式，将各个支串口数据合并后通过第二总串口发出至所述总路串口接口芯片；

所述逻辑处理器FPGA包括第一逻辑处理器和第二逻辑处理器；

第一逻辑处理器包括总路串口波特率判定模块、总路串口数据接收模块、总路串口数据接收缓存模块、第一总路支路数据交互模块、若干支路串口数据发送缓存模块和若干支路串口数据发送模块；

总路串口波特率判定模块，用于通过采集所述总路串口接口芯片输入的总串口信号，解析得出输入的总串行信号的波特率；

总路串口数据接收模块，用于接收所述总路串口接口芯片输入的总串口信号，并对总串口信号中的串行数据进行串并转换，得到总路并行数据；

总路串口数据接收缓存模块，用于实现对接收所述总路并行数据的缓存；

第一总路支路数据交互模块，用于实现对缓存的所述总路并行数据到支路数据的分发；通过时序处理规避总路和支路数据速度不匹配；根据预设的数据格式及时序要求，通过波特率解析对应数据发送端的波特率；

支路串口数据发送缓存模块，用于实现发送输出串行数据的缓存；

支路串口数据发送模块，用于实现对外输出串行数据的并串转换。

2.根据权利要求1所述的基于FPGA的波特率自适应串口通信扩展装置，其特征在于，所述自适应串口波特率计算法，是根据外界输入串行信号自动解析出输入串口数据波特率，并根据该装置要求，通过逻辑处理器FPGA计算出得到输出串口数据波特率。

3.根据权利要求1所述的基于FPGA的波特率自适应串口通信扩展装置，其特征在于，所述第二逻辑处理器包括若干支路串口波特率判定模块、若干支路串口数据接收模块、若干支路串口数据接收缓存模块、第二总路支路数据交互模块、总路串口数据发送缓存模块、总路串口数据发送模块；

支路串口波特率判定模块，用于通过采集所述支路串口接口芯片输入的支串口信号，解析得出输入的支串行信号的波特率；

支路串口数据接收模块，用于接收所述支路串口接口芯片输入的支串口信号，并对支串口信号中的串行数据进行串并转换，得到支路并行数据；

支路串口数据接收缓存模块，用于实现对接收所述支路并行数据的缓存；

第二总路支路数据交互模块，用于实现对缓存的所述支路并行数据到总路数据的集合，通过时序处理规避总路和支路数据速度不匹配；根据预设的数据格式及时序要求，通过波特率解析对应数据发送端的波特率；

总路串口数据发送缓存模块，用于实现发送输出串行数据的缓存；

总路串口数据发送模块，用于实现对外输出串行数据的并串转换。

4.根据权利要求3所述的基于FPGA的波特率自适应串口通信扩展装置，其特征在于，所述总路串口波特率判定模块和支路串口波特率判定模块的均采用如下的判定过程：

通过FPGA内部高速时钟对外界信号进行一次过采样，得到外界输入信号的信号边沿；并通过信号边沿间的高速时钟周期计算信号边沿的时间间隔；统计连续出现了若干个相邻下降沿与上升沿的时间间隔，通过若干个串口传输数据周期求平均值，得到串行信号的波特率。