[发明专利]一种半导体器件

说明书

本发明公开了一种半导体器件，包括阵列器件和将源极层引出的沿第一方向排列的多行源极引出触点。该阵列器件包括多个沟道结构和沿第一方向延伸的多行栅线缝隙，相邻两行栅线缝隙具有第一间距，相邻两行源极引出触点具有第二间距。其中，第二间距等于第一间距，使每个源极引出触点在指存储块中的位置固定，因此每个源极引出触点周围的沟道结构到该源极引出触点的距离固定，从而可以避免沟道结构和源极引出触点间的压降浮动太大，可以使压降控制在较小范围内，以提高器件性能。

技术领域

本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件。

背景技术

在新型3D NAND结构中，先形成第一硅基板，在衬底正面形成多个阵列器件，所述多个阵列器件包括多个NAND串，然后在多个NAND串上形成阵列互联层。同时，形成第二硅基板，在第二硅基板上形成外围器件，在外围器件上形成外围互联层。然后，将阵列器件倒置并将阵列互联层与外围互联层对齐，结合阵列互联层和外围互联层。接着，去除第一硅基板，并在阵列器件上形成源极层，在源极层上形成N阱引出层(Nwell pick up layer,NPU)将源端接出，NPU再与AL金属层(连接到外部电路)衔接，形成二极管结构，由此可以将阵列器件与外部电路电连接以实现信号传输。

电流信号从NAND串流向源极层，再通过NPU流到外部电路，但是现有技术中，NAND串和NPU之间的压降浮动太大，影响器件性能。

发明内容

本发明的目的在于提供一种半导体器件，旨在避免沟道结构与源极引出触点之间的电压压降浮动太大，以提高器件性能。

本发明提供一种半导体器件，包括：

阵列器件，包括在第一方向延伸的多行栅线缝隙，位于相邻两行所述栅线缝隙之间、且具有沟道层的多个沟道结构，以及与所述多个沟道结构的所述沟道层连接的源极层；

多个源极引出触点，与所述源极层连接且沿所述第一方向排列成多行；

其中，相邻两行所述栅线缝隙之间具有第一间距，相邻两行所述源极引出触点之间具有第二间距，且所述第二间距等于所述第一间距。

进一步优选的，所述半导体器件还包括金属互联层，覆盖所述多个源极引出触点。

进一步优选的，每个所述源极引出触点在纵向的投影，位于相邻两行所述栅线缝隙在所述纵向的投影之间。

进一步优选的，每个所述源极引出触点在纵向的投影，位于相邻两行所述栅线缝隙在所述纵向的投影的中间。

进一步优选的，每个所述源极引出触点和所述栅线缝隙在纵向的投影具有重合部分。

进一步优选的，所述源极引出触点为长条状，所述源极引出触点的长度方向与所述第一方向一致。

进一步优选的，所述源极引出触点为长条状，所述源极引出触点的宽度方向与所述第一方向一致。

进一步优选的，不同行的所述源极引出触点在第二方向对齐，所述第二方向垂直于所述第一方向。

进一步优选的，不同行的所述源极引出触点在所述第一方向交错分布。

进一步优选的，同一行的所述源极引出触点沿所述第一方向等间隔分布。

进一步优选的，所述金属互联层包括连续延伸且平行的多条第一走线，以及将相邻两条所述第一走线连接、且与所述第一走线垂直的多条第二走线。

进一步优选的，所述多条第一走线覆盖所述多个源极引出触点，且沿所述源极引出触点的长度方向连续延伸。

进一步优选的，所述多条第二走线覆盖所述多个源极引出触点，每条所述第一走线覆盖一行所述栅线缝隙、且沿所述栅线缝隙连续延伸。