[发明专利]一种带双延迟线的主次延迟锁相环

说明书

本发明公开了一种带双延迟线的主次延迟锁相环，包括：上电复位模块POR、主级延迟锁相环DLL1、次级延迟锁相环DLL2和锁定指示模块LI；所述上电复位模块与主级延迟锁相环的复位控制模块相连，主级延迟锁相环的输出电压信号V1与次级双链压控延迟线的短链相连，外部输入时钟信号CLK接入主级延迟锁相环与次级延迟锁相环，主级延迟锁相环产生的总复位信号与次级延迟锁相环滤波器模块相连，鉴频鉴相器模块PFD1和鉴频鉴相器模块PFD2的输出信号分别接入锁定指示模块。本发明的DLL具有锁定准确，面积开销小等优点。

技术领域

本发明属于集成电路领域中的数字时钟产生技术，更具体地，涉及一种带双延迟线的主次延迟锁相环。

背景技术

随着半导体技术的发展，其工艺不断的提高，智能化电子设备早已成为人们日常生活中不可分割的一部分。这些电子设备都离不开电源，电源被广泛用于生活的方方面面。时钟产生电路作为集成电路（Integrated Circuit，IC）系统的重要组成部分，其性能直接影响着系统的整体性能。随着芯片的工作频率越来越高，其对时钟信号的要求也逐渐升高，开关电源数字化是一种电源趋势。在数字控制的开关电源中，数字脉宽调制（DigitalPulse Width Modulation, DPWM）是非常重要的部分。

混合DPWM电路结合了计数-比较结构和延迟线结构，前级使用计数-比较结构进行粗调，生成控制 RS 触发器的置位、复位信号，后级使用延迟线结构进行细调，对复位信号进行对应的相移。

两级延迟线结构可以减少延迟单元的数目，由延迟锁相环（Delay Locked Loop,DLL）为延迟单元提供控制电压，受外界影响较小。两个DLL模块分别控制粗延迟线与细延迟线，但是控制细延迟线的DLL内部的压控延迟线的延迟单元数量较多，版图面积较大。

发明内容

为克服现有技术中的问题，本申请的目的是提供一种带双延迟线的主次延迟锁相环，所述延迟锁相环在控制DPWM的粗细延迟线时避免了长延迟线的使用，确保主级延迟锁相环锁定后次级锁相环锁定。

本发明解决其技术问题所采用的技术方案是：

一种带双延迟线的主次延迟锁相环，包括：

上电复位模块POR、主级延迟锁相环DLL1、次级延迟锁相环DLL2和锁定指示模块LI；其中，

所述上电复位模块与外部复位信号用于产生系统工作控制信号；

所述主级延迟锁相环包括鉴频鉴相器模块PFD1、电荷泵模块CP1、复位控制模块SC、滤波器模块Filter1和主级压控延迟线模块VCDL1；

所述次级延迟锁相环包括鉴频鉴相器模块PFD2、电荷泵模块CP2、滤波器模块Filter2和双链压控延迟线模块VCDL2；

所述锁定指示模块用于判断两个锁相环是否完成锁定；

所述上电复位模块与主级延迟锁相环的复位控制模块相连，主级延迟锁相环的输出电压信号V1与次级双链压控延迟线的短链相连，外部输入时钟信号CLK接入主级延迟锁相环与次级延迟锁相环，主级延迟锁相环产生的总复位信号与次级延迟锁相环滤波器模块相连，鉴频鉴相器模块PFD1和鉴频鉴相器模块PFD2的输出信号分别接入锁定指示模块。

所述次级延迟锁相环中的压控延迟线为双链，第一条延迟链中的延迟单元与主级延迟线中延迟单元相同。

所述的上电复位电路的复位信号，电路电源上电过程为斜坡信号，用于避免锁相环在上电时错误锁定。

所述的锁定指示模块，通过对主级延迟锁相环中鉴频鉴相器的两个输出信号进行异或运算，得到的信号再延迟较短时间后和信号本身进行与运算，次级延迟锁相环进行同样操作，最终得到的两个信号进行或运算。

所述的次级双链压控延迟线的第二条延迟链，其延迟单元的延迟时间为该数字脉宽调制器的精度，且延迟链总延迟时间为主级延迟单元锁定后的延迟时间。