[发明专利]具有可扩展元数据的动态随机存取存储器（DRAM）

说明书

描述了一种存储器。该存储器包括：行缓冲器电路装置，该行缓冲器电路装置用于存储页。页被划分为段，其中，页的段中的至少一个段要被隔离用于存储元数据，并且其中，列地址位的第一子集用于：(1)定义除了页的至少一个隔离段之外的页的特定段，该特定段的数据是突发访问的目标；以及(2)定义页的隔离段中的至少一个隔离段内的字段，该字段存储针对特定段的元数据。

技术领域

本发明的领域总体上涉及计算科学，并且更具体地涉及具有可扩展元数据的动态随机存取存储器(DRAM)。

背景技术

越来越多的计算系统设计人员正在寻找以存储在存储器系统内的(例如，客户)数据为单位来存储元数据的方法。例如，中央处理单元(CPU)通常以64B高速缓存行为单位访问主存储器系统。利用每个高速缓存行存储元数据的能力正变得越来越可取，但用于实现存储器系统的存储器芯片不包括用于存储这种元数据的任何本地资源。因此，必须添加附加的存储器芯片来存储元数据，和/或用于除了存储客户数据之外的其他功能的存储器芯片(例如，ECC存储器芯片)被用于存储元数据。前者增加了费用，而后者存在数据可靠性的风险。

附图说明

可以从以下详细描述结合以下附图获得对本发明的更好理解，在附图中：

图1示出了改进的存储器；

图2示出了具有被隔离用于元数据的段的页；

图3a和图3b示出了针对X4存储器的操作的第一实施例；

图4a和图4b示出了针对X8存储器的操作的第一实施例；

图5a和图5b示出了针对X16存储器的操作的第一实施例；

图6示出了具有被隔离用于元数据的第一段和第二段的页；

图7a和图7b示出了针对X4存储器的操作的第二实施例；

图8a和图8b示出了针对X8存储器的操作的第二实施例；

图9a和图9b示出了针对X16存储器的操作的第二实施例；

图10示出了计算系统；

图11示出了数据中心；

图12示出了机架。

具体实施方式

图1示出了改进的动态随机存取存储器(DRAM)存储器芯片的高级视图。为便于绘制，图1仅示出了存储器的读取数据路径的主要架构特征。如在紧接着的讨论中所描述的，存储器提供要作为突发传送过程的一部分被传送的元数据。

在操作中，存储器接收读取或写入命令和对应的地址。地址被划分为存储体分量、行分量和列分量。存储器包括存储器存储体阵列，并且地址的存储体分量解析为存储体阵列中的特定存储体。为便于绘制，图1仅描绘了由地址的存储体分量标识的特定存储体。

如图1中观察到的，在存储体内，每个数据I/O引脚可以被视为具有其自己的专用存储器阵列101(为便于绘制，仅标记了第一读取数据路径的特征)。这可以利用例如在每个阵列位置存储单个位的单独存储器阵列来实现(如图1中观察到的)，或者利用存储与每个阵列位置的数据I/O引脚的数量相等的位数的单个阵列来实现(或利用它们的某种组合来实现)。为了便于解释，以下讨论假设存在用于每个数据I/O引脚的单独的存储器。

当存储器接收到地址时，地址的行分量被解析为在作为目标的存储体的存储器阵列101中的每一个内的相同的特定行。软件程序在从存储器读取或写入存储器时倾向于调用数字上相似的存储器地址。因此，存储器系统被视为由不同的“页”组成。当软件程序跳转到新的地址范围时，该软件程序激活存储器中的对应页。通常，由软件调用的多个紧随其后的地址都以同一页为目标。