[发明专利]延迟锁相环电路、存储器件及时钟同步方法

权利要求书

1.一种延迟锁相环DLL电路，其特征在于，包括：相位比较子电路、控制子电路、延迟子电路以及内部反馈子电路，其中；

所述相位比较子电路，用于实时接收外部的输入时钟信号和反馈时钟信号；并比较所述输入时钟信号和所述反馈时钟信号的相位差，获得比较结果信号；向所述控制子电路输出所述比较结果信号；所述反馈时钟信号为第一输出时钟信号经过所述内部反馈子电路转换成与所述输入时钟信号具有相同格式的时钟信号；

所述控制子电路，用于接收所述相位比较子电路输出的所述比较结果信号和外部输入的模式控制信号；基于所述模式控制信号控制所述延迟子电路的工作模式；在选定的工作模式下，基于所述比较结果信号生成第一控制信号；向所述延迟子电路输出所述第一控制信号；

所述延迟子电路，用于接收所述控制子电路输出的所述第一控制信号，基于所述第一控制信号对所述输入时钟信号进行延时调整，获得第二输出时钟信号，直到所述输入时钟信号与所述第二输出时钟信号的相位差在预设范围内，使所述DLL电路达到锁定状态；

其中，所述第一输出时钟信号和所述第二输出时钟信号均为所述DLL电路的输出，并所述第一输出时钟信号在所述第二输出时钟信号之前。

2.根据权利要求1所述的DLL电路，其特征在于，在所述延迟子电路包括：粗调延迟线和细调延迟线的情况下，所述工作模式包括第一模式和第二模式；所述第一模式对应调整所述延迟子电路的所述粗调延迟线；所述第二模式对应调整所述延迟子电路的所述细调延迟线；其中，所述延迟子电路处于所述第一模式时对所述输入时钟信号延时调整的步长大于所述延迟子电路处于所述第二模式时对所述输入时钟信号延时调整的步长。

3.根据权利要求2所述的DLL电路，其特征在于，所述第二模式包括多种，其中，所述延迟子电路在每种第二模式下对所述输入时钟信号的调整的步长不同。

4.根据权利要求3所述的DLL电路，其特征在于，所述第二模式包括：第一子模式和第二子模式，其中，所述延迟子电路处于所述第一子模式时对所述输入时钟信号延时调整的步长大于所述延迟子电路处于所述第二子模式时对所述输入时钟信号延时调整的步长。

5.根据权利要求2所述的DLL电路，其特征在于，所述控制子电路包括：接收模块、处理模块以及输出模块，其中；

所述接收模块，用于接收所述相位比较子电路输出的所述比较结果信号和外部输入的模式控制信号；

所述处理模块，用于基于所述模式控制信号控制所述延迟子电路的工作模式；在选定的工作模式下，基于所述比较结果信号生成第一控制信号；向所述输出模块传递所述第一控制信号；

所述输出模块，用于向所述延迟子电路输出所述第一控制信号。

6.根据权利要求5所述的DLL电路，其特征在于，所述模式控制信号根据所述DLL电路所处的调整策略而定；

其中，所述调整策略包括粗调策略和细调策略；在所述粗调策略下，基于所述模式控制信号控制所述延迟子电路工作在所述第一模式下，直到所述DLL电路的所述第二输出时钟信号由滞后所述输入时钟信号改变为超前所述输入时钟信号时，基于所述模式控制信号控制所述延迟子电路工作在所述第二模式下，直到所述DLL电路达到锁定状态；在所述细调策略下，基于所述模式控制信号控制所述延迟子电路工作在所述第二模式下，直到所述DLL电路达到锁定状态。

7.根据权利要求5所述的DLL电路，其特征在于，所述处理模块，还用于：

基于所述比较结果信号确定所述输入时钟信号和所述第一输出时钟信号之间的相位状态；

基于所述相位状态生成所述第一控制信号；所述第一控制信号包括以下之一：上调信号、下调信号以及保持信号；

其中，所述相位状态包括以下之一：所述输入时钟信号与所述第一输出时钟信号的相位差在所述预设范围内；所述输入时钟信号与所述第一输出时钟信号的相位差不在所述预设范围内且所述输入时钟信号超前所述第一输出时钟信号；所述输入时钟信号与所述第一输出时钟信号的相位差不在所述预设范围内且所述输入时钟信号滞后所述第一输出时钟信号。