[发明专利]分数采样率转换器和锁相环

说明书

本申请提供一种分数采样率转换器和锁相环，包括先进先出FIFO缓冲器、写逻辑、读逻辑和分数插值器。写逻辑用于以第一速率将输入数据样本写入FIFO。分数插值器被耦接以从FIFO接收输入数据样本，并且用于以第二速率生成相应的插值数据样本作为分数采样率转换器的输出。读逻辑旨在使FIFO缓冲器中的输入数据样本传输到分数插值器。第二速率和第一速率的比率是大于1的分数。

优先权声明

本专利申请引用并要求于2021年3月23日提交的、申请号为202141012418、名称为“用于多速率信号处理的硬件高效分数插值器和速率转换器设计的方法”(Method forHardware Efficient Fractional Interpolator and Rate Converter Design forMulti Rate Signal Processing)的未决临时印度专利申请的优先权，以及引用并要求于2021年12月7日提交的申请号为17/543,762的美国专利申请的优先权，二者全部内容以引用方式并入本文。

技术领域

本申请的实施例总体上涉及多速率信号处理，并且更具体地，涉及用于从输入样本以更高速率生成输出样本的分数采样率转换器。

背景技术

与生成输入样本的速率(输入率)相比，采样速率转换器以不同的速率(输出率)提供输出样本。如相关领域中众所周知的，采样率转换器应用在诸如音频编解码器、图像处理系统、锁相环(PLL)等的数字信号处理环境中。

通常需要采样率转换器能以高于输入率的输出率提供样本。输出率需要是输入率的(非整数)分数倍，这实际上意味着与输入率相比，输出率是更高的分数倍采样率。

发明内容

本申请的各方面旨在提供从输入样本以更高速率生成输出样本的分数采样率转换器。

本申请部分实施例提供一种分数采样率转换器，包括：先进先出FIFO缓冲器；写逻辑，以第一速率将输入数据样本写入所述FIFO缓冲器；分数插值器，其被耦接以从所述FIFO缓冲器接收所述输入数据样本，所述分数插值器以第二速率Fhi生成相应的插值数据样本作为所述分数采样率转换器的输出；和读逻辑，使所述FIFO缓冲器中的输入数据样本传输到所述分数插值器，其中，所述第二速率和所述第一速率的比率是大于1的分数。

在一些实施例中，所述写逻辑以构成所述第一速率Flo的第一恒定频率将所述输入数据样本写入所述FIFO缓冲器，并且其中，所述读逻辑用于使所述FIFO缓冲器中的所述输入数据样本以平均构成所述第一速率的可变频率传输到所述分数插值器。

在一些实施例中，所述分数插值器采用线性插值从所述输入数据样本生成所述插值数据样本。

在一些实施例中，所述写逻辑包括：寄存器，用于以所述第一速率从源接收多个输入数据样本中的每一个，所述寄存器用于在具有等于所述第一速率的频率的低频时钟Flo的对应活动沿存储所述输入数据样本，其中存储的输入数据样本在所述低频时钟的一个周期内在所述寄存器的输出处可用，所述寄存器的输出耦接所述FIFO缓冲器的输入数据端口；触发器，其具有由所述低频时钟计时的2分频配置，所述触发器的输出用于在所述低频时钟的每个活动沿进行切换；跨时钟域同步器，其输入耦接所述触发器的所述输出，所述跨时钟域同步器接收频率等于Fhi*Lint的高频时钟Fxo，其中Lint是整数，并且在所述高频时钟Fxo的活动沿存储所述触发器的所述输出，所述触发器所存储的输出在所述跨时钟域同步器的第二输出处用作同步信号；和边沿检测器，其被耦接以接收所述同步信号，所述边沿检测器在所述边沿检测器的第三输出从所述同步信号以等于所述第一速率的速率产生脉冲，

其中，所述第三输出耦接所述FIFO缓冲器的写使能端，使输入数据样本以与所述高频时钟同步的所述第一速率写入所述FIFO缓冲器。