[发明专利]动态存储器及其读写方法、存储装置在审

专利信息
申请号: 202210102587.1 申请日: 2022-01-27
公开(公告)号: CN116206647A 公开(公告)日: 2023-06-02
发明(设计)人: 戴瑾 申请(专利权)人: 北京超弦存储器研究院
主分类号: G11C11/409 分类号: G11C11/409
代理公司: 北京市立方律师事务所 11330 代理人: 张筱宁;王存霞
地址: 100176 北京市大兴区北京*** 国省代码: 北京;11
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摘要:
搜索关键词: 动态 存储器 及其 读写 方法 存储 装置
【说明书】:

本申请提供一种动态存储器及其读写方法、存储装置,动态存储器包括存储阵列、与存储阵列电连接的列选择开关、以及单比特读写电路和多比特读写电路。通过在动态存储器中同时设置多比特读写电路和单比特读写电路,列选择开关分别将存储阵列(或者存储阵列中的部分存储区域)与多比特读写电路或者单比特读写电路电连接,可以根据实际需求将存储阵列(或者存储阵列中的部分存储区域)配置成存储容量大的多比特读写模式、或者是读写速度较快的单比特读写模式,因此能够灵活地切换存储阵列的数据写入和数据读取方式,使得动态存储器能够适用于不同的应用场景,提高了动态存储器的性能。

技术领域

本申请涉及半导体器件技术领域,具体而言,本申请涉及一种动态存储器及其读写方法、存储装置。

背景技术

动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种半导体存储器,和静态存储器相比,DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点,随着技术的发展,DRAM存储器的应用日益广泛。

现有的DRAM存储器在进行数据的读写时是进行多个比特的读写,然而,在进行多个比特的读写时,需要对DRAM存储器进行精确地测量和校准,由此造成了DRAM存储器的读写速度较慢。

发明内容

本申请针对现有方式的缺点,提出一种动态存储器及其读写方法、存储装置,用以解决现有技术中DRAM存储器存在的数据读写方式单一、读写速度较慢的问题。

第一个方面,本申请实施例提供了一种动态存储器,包括:

存储阵列,包括多个阵列排布的存储单元、多条写字线、多条写位线、多条读字线和多条读位线;所述存储单元包括第一MOS管和第二MOS管,所述第一MOS管的栅极与所述第二MOS管的源极电连接,所述存储单元用于存储单个比特的数据,或者用于存储多个比特的数据;

列选择开关,与所述存储阵列电连接;

单比特读写电路,在一所述写字线被选中时,所述列选择开关与所述单比特读写电路电连接,所述列选择开关将待写入的存储单元所对应的写位线接通至所述单比特读写电路,所述单比特读写电路将单个比特的数据写入所述存储单元中;在一所述读字线被选中时,所述列选择开关将待读出的存储单元所对应的读位线接通至所述单比特读写电路,所述单比特读写电路将单个比特的数据从所述存储单元中读出;

多比特读写电路,在一所述写字线被选中时,所述列选择开关与所述多比特读写电路电连接,所述列选择开关将待写入的存储单元所对应的写位线接通至所述多比特读写电路,所述多比特读写电路将多个比特的数据写入所述存储单元中;在一所述读字线被选中时,所述列选择开关将待读出的存储单元所对应的读位线接通至所述多比特读写电路,所述多比特读写电路将多个比特的数据从所述存储单元中读出。

可选的,所述动态存储器还包括寄存模块,所述寄存模块用于接收外部输入数据,所述寄存模块用于控制单比特读写模式或多比特的读写模式;

在单比特读写模式下,在一所述写字线被选中时,所述列选择开关将待写入的存储单元所对应的写位线接通至所述单比特读写电路,所述单比特读写电路接收所述寄存模块所发送的数据,并将所述寄存模块所发送的数据转换为电压信号发送至待写入存储单元所对应的写位线;在一所述读字线被选中时,所述列选择开关将待读出的存储单元所对应的读位线接通至所述单比特读写电路,所述单比特读写电路将单个比特的数据从所述存储单元中读出;

在多比特读写模式下,在一写字线被选中时,所述列选择开关与所述多比特读写电路电连接,所述列选择开关将待写入的存储单元所对应的写位线接通至所述多比特读写电路,所述多比特读写电路将多个比特的数据写入所述存储单元中;在一所述读字线被选中时,所述列选择开关将待读出的存储单元所对应的读位线接通至所述多比特读写电路,所述多比特读写电路将多个比特的数据从所述存储单元中读出。

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