[发明专利]一种基于极性加固技术的SRAM存储电路

说明书

本发明公开了一种基于极性加固技术的SRAM存储电路，包括四个PMOS晶体管和十个NMOS晶体管，PMOS晶体管P1、P2作为上拉管，PMOS晶体管P3和P4交叉耦合；NMOS晶体管N3、N4、N5、N6作为下拉管，NMOS晶体管N5和N6交叉耦合；主存储节点Q和QN通过NMOS晶体管N7与N8分别与位线BL和BLB相连，冗余存储节点S0与S1通过NMOS晶体管N9与N10分别与位线BL和BLB相连；位线BL与NMOS晶体管N7与N9的源极电连接，位线BLB与NMOS晶体管N8与N10的源极电连接。利用该结构的存储电路可以提高存储单元写速度、降低单元功耗，并提高单元抗单粒子翻转SEU的能力。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种基于极性加固技术的SRAM存储电路。

背景技术

随着科技进步，静态随机存储器(Static Random Access Memory，SRAM)已被广泛应用于各种航天电子领域，由于集成度越来越高，SRAM受到单粒子效应(Single EventEffects，SET)的影响导致单粒子翻转(Single Event Upset，SEU)的概率越来越高，单粒子翻转是一种主要的可靠性故障机制，可通过临时改变存储值导致电子系统故障，当带电粒子击中集成电路的敏感节点时，沿其路径的感应电荷可以通过漂移过程有效地收集和积累，一旦累积电荷产生的瞬态电压脉冲高于电路的开关阈值，该敏感节点中的存储值将会改变。

当今抗SEU已经成为科研工作者不可忽略的一个问题，而现有技术缺乏相应的解决方案。

发明内容

本发明的目的是提供一种基于极性加固技术的SRAM存储电路，利用该结构的存储电路可以提高存储单元写速度、降低单元功耗，并提高单元抗单粒子翻转SEU的能力。

本发明的目的是通过以下技术方案实现的：

一种基于极性加固技术的SRAM存储电路，所述电路包括四个PMOS晶体管和十个NMOS晶体管，四个PMOS晶体管依次记为P1～P4，十个NMOS晶体管依次记为N1～N10，其中：

PMOS晶体管P3的栅极与PMOS晶体管P4的漏极相连接，同时PMOS晶体管P4的栅极与PMOS晶体管P3的漏极相连接，即P3、P4形成MOS管的交叉耦合结构；

NMOS晶体管N5和N6交叉耦合，主存储节点Q和QN分别连接NMOS晶体管的N2、N1的栅极；

PMOS晶体管P3、P4的漏极连接到主存储节点Q、QN，故PMOS晶体管P1、P3、P2、P4起到主存储节点Q、QN上拉晶体管的作用；NMOS晶体管N3、N4的漏极与主存储节点Q、QN相连接，故NMOS晶体管N3、N4起到主存储节点Q、QN下拉晶体管的作用；

NMOS晶体管N1、N2的源极与冗余存储节点S0、S1相连接，故NMOS晶体管N1、N2起到冗余存储节点S0、S1上拉晶体管的作用；NMOS晶体管N5、N6的漏极与冗余存储节点S0、S1相连接，故NMOS晶体管N5、N6起到冗余存储节点S0、S1下拉晶体管的作用；

主存储节点Q和QN通过NMOS晶体管N7与N8分别与位线BL和BLB相连，冗余存储节点S0与S1通过NMOS晶体管N9与N10分别与位线BL和BLB相连，其中：

NMOS晶体管N7、N8、N9、N10由字线WL控制；

位线BL与NMOS晶体管N7与N9的源极电连接，位线BLB与NMOS晶体管N8与N10的源极电连接；

字线WL与NMOS晶体管N7、N8、N9、N10的栅极电连接；

NMOS晶体管N7的漏极与NMOS晶体管N3的漏极电连接，NMOS晶体管N8的漏极与NMOS晶体管N4的漏极电连接；NMOS晶体管N9的漏极与NMOS晶体管N6的漏极电连接，NMOS晶体管N10的漏极与NMOS晶体管N5的漏极电连接；