[发明专利]双向静电放电保护装置

说明书

本发明公开一种双向静电放电保护装置，其包括第一瞬时电压抑制器芯片、第二瞬时电压抑制器芯片、第一导电线与第二导电线。第一瞬时电压抑制器芯片包括第一二极管与第一双极性接面晶体管，第一二极管与第一双极性接面晶体管电性连接第一接脚。第二瞬时电压抑制器芯片包括第二二极管与第二双极性接面晶体管，第二二极管与第二双极性接面晶体管电性连接第二接脚。第一导电线电性连接于第一二极管与第二双极性接面晶体管之间，第二导电线电性连接于第二二极管与第一双极性接面晶体管之间。

技术领域

本发明涉及一种静电放电技术，且特别涉及一种双向静电放电保护装置。

背景技术

静电放电(ESD)损坏已成为纳米级互补式金氧半(CMOS)制程中制造的CMOS集成电路产品的主要可靠性问题。ESD保护元件通常设计用于释放ESD能量，从而可以防止集成电路芯片的ESD损坏。

静电放电保护装置的工作原理如图1所示，在集成电路芯片上，静电放电(ESD)保护装置1并联欲保护电路2，当ESD情况发生时，ESD保护装置1瞬间被触发，同时，ESD保护装置1亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过ESD保护装置1得以释放。为了达到双向静电放电的目的，双向瞬时电压抑制器包括两条静电放电路径。一条静电放电路径为放电路径，另一条静电放电路径为逆向崩溃路径。在现有技术中，只有一个二极管在逆向崩溃路径承受逆向电压，使施加在放电路径上的导通电压容易超过二极管的崩溃电压。在放电路径上，有串联三个静电放电元件。因此，此三个静电放电元件的箝位电压较高。此外，美国专利号7361942B1实现一种双向瞬时电压抑制器。然而，此双向瞬时电压抑制器的埋层却用于连接多个二极管，以增加制程复杂度。

因此，本发明在针对上述的困扰，提出一种双向静电放电保护装置，以解决现有技术所产生的问题。

发明内容

本发明提供一种双向静电放电保护装置，其在放电路径上具有较低的箝位电压，降低制程复杂度，并增加静电放电等级。

在本发明的一实施例中，提供一种双向静电放电保护装置，其包括一第一瞬时电压抑制器芯片、一第二瞬时电压抑制器芯片、一第一导电线与一第二导电线。第一瞬时电压抑制器芯片包括一第一二极管与一第一PNP双极性接面晶体管。第一二极管的阳极电性连接一第一接脚，第一PNP双极性接面晶体管的集极电性连接第一接脚。第二瞬时电压抑制器芯片包括一第二二极管与一第二PNP双极性接面晶体管。第二二极管的阳极电性连接一第二接脚，第二PNP双极性接面晶体管的集极电性连接第二接脚。第一导电线电性连接于第一二极管的阴极与第二PNP双极性接面晶体管的射极之间，第二导电线电性连接于第二二极管的阴极与第一PNP双极性接面晶体管的射极之间。

在本发明的一实施例中，第一PNP双极性接面晶体管与第二PNP双极性接面晶体管的基极为浮接。

在本发明的一实施例中，第一PNP双极性接面晶体管或第二PNP双极性接面晶体管的寄生电容大于第一二极管或第二二极管的寄生电容。

在本发明的一实施例中，双向静电放电保护装置还包括一第一导线架与一第一导电材。第一导线架作为第一接脚，第一导电材设于第一导线架上，并电性连接第一导线架，其中第一瞬时电压抑制器芯片设于第一导电材上。

在本发明的一实施例中，第一二极管与第一PNP双极性接面晶体管以一第一P型半导体基板、一第一N型半导体磊晶层、一第一N型重掺杂区与一第一P型重掺杂区实现。第一P型半导体基板设于第一导电材上，并电性连接第一导电材。第一N型半导体磊晶层设于第一P型半导体基板上，第一N型重掺杂区与第一P型重掺杂区设于第一N型半导体磊晶层中。第一N型重掺杂区电性连接第一导电线，第一P型重掺杂区电性连接第二导电线。第一瞬时电压抑制器芯片还包括一第一隔离结构，第一隔离结构设于第一N型半导体磊晶层中，并位于第一N型重掺杂区与第一P型重掺杂区之间。第一隔离结构接触第一P型半导体基板，并分离第一N型重掺杂区与第一P型重掺杂区，且第一隔离结构的高度等于或大于第一N型半导体磊晶层的厚度。