[发明专利]模拟神经存储器中的并发写入和验证操作

说明书

公开了使得能够实现并发的写入和验证操作的模拟神经存储器系统的多个实施方案。在一些实施方案中，并发的操作发生在存储器的不同存储体之间。在其他实施方案中，并发的操作发生在存储器的不同块之间，其中每个块包括存储器的两个或更多个存储体。这些实施方案显著减小模拟神经存储器系统中权重写入和验证操作的定时开销。

本申请要求2020年8月25日提交并且名称为″模拟神经存储器中的并发写入和验证操作(Concurrent Write And Verify Operations In An Analog Neural Memory)″的美国临时专利申请第63/070,051号以及2021年3月2日提交并且名称为″模拟神经存储器中的并发写入和验证操作(Concurrent Write And Verify Operations In An AnalogNeural Memory)″的美国专利申请第17/190,376号的优先权。

技术领域

公开了使得能够实现并发的写入和验证操作的模拟神经存储器阵列和相关联电路的多个实施方案。

背景技术

人工神经网络模拟生物神经网络(动物的中枢神经系统，特别是大脑)，并且用于估计或近似可取决于大量输入并且通常未知的函数。人工神经网络通常包括互相交换消息的互连″神经元″层。

图1示出了人工神经网络，其中圆圈表示神经元的输入或层。连接部(称为突触)用箭头表示，并且具有可以根据经验进行调整的数值权重。这使得人工神经网络适应于输入并且能够学习。通常，人工神经网络包括多个输入的层。通常存在神经元的一个或多个中间层，以及提供神经网络的输出的神经元的输出层。处于每一级别的神经元分别地或共同地根据从突触所接收的数据作出决定。

在开发用于高性能信息处理的人工神经网络方面的主要挑战中的一个挑战是缺乏足够的硬件技术。实际上，实际人工神经网络依赖于大量的突触，从而实现神经元之间的高连通性，即非常高的计算并行性。原则上，此类复杂性可通过数字超级计算机或专用图形处理单元集群来实现。然而，相比于生物网络，这些方法除了高成本之外，能量效率也很普通，生物网络主要由于其执行低精度的模拟计算而消耗更少的能量。CMOS模拟电路已被用于人工神经网络，但由于给定大量的神经元和突触，大多数CMOS实现的突触都过于庞大。

申请人先前在美国专利申请号15/594,439(公开为美国专利公布2017/0337466)中公开了一种利用一个或多个非易失性存储器阵列作为突触的人工(模拟)神经网络，该专利申请以引用方式并入本文。非易失性存储器阵列作为模拟神经形态存储器操作。如本文所用的术语″神经形态″是指实现神经系统模型的电路。模拟神经形态存储器包括被配置成接收第一多个输入并从其生成第一多个输出的第一多个突触，以及被配置成接收第一多个输出的第一多个神经元。第一多个突触包括多个存储器单元，其中存储器单元中的每个存储器单元包括：形成于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在源极区和漏极区之间延伸；设置在沟道区的第一部分上方并且与第一部分绝缘的浮栅；以及设置在沟道区的第二部分上方并且与第二部分绝缘的非浮栅。多个存储器单元中的每个存储器单元被配置成存储与浮栅上的多个电子相对应的权重值。多个存储器单元被配置成将第一多个输入乘以所存储的权重值以生成第一多个输出。以这种方式布置的存储器单元阵列可被称为矢量矩阵乘法(VMM)阵列。可选地，存储器单元是非易失性存储器单元。

现在将讨论可以在VMM中使用的不同非易失性存储器单元的示例。

非易失性存储器单元