[发明专利]碳化硅半导体器件

说明书

有源区域包含第一超结层和元件层。第一超结层交替地具有第一区域和第二区域。周边区域包含第二超结层、终端层和绝缘层。第二超结层交替地具有第三区域和第四区域。终端层与第二超结层接触并设置在第二超结层之上，并且交替地具有第五区域和第六区域。第五区域与第三区域对应地设置，并且第六区域与第四区域对应地设置。第六区域的杂质浓度大于第五区域的杂质浓度，并且为第五区域的杂质浓度的68倍以下。

技术领域

本公开内容涉及碳化硅半导体器件。本申请主张基于在2020年7月10日提交的日本专利申请特愿2020-118900号的优先权。在该日本专利申请中记载的全部记载内容通过参考并入本说明书中。

背景技术

在日本特开2006-73987号公报(专利文献1)和日本特开2003-273355号公报(专利文献2)中，将硅半导体作为主要对象，记载了具有超结结构的MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。

现有技术文献

专利文献

专利文献1：日本特开2006-73987号公报

专利文献2：日本特开2003-273355号公报

发明内容

本公开内容所涉及的碳化硅半导体器件具有衬底、有源区域、周边区域和第一电极。衬底由第一导电型的碳化硅半导体构成。有源区域设置在衬底的第一主面的一部分上。周边区域设置在衬底上，并且在俯视下包围有源区域。第一电极设置在衬底的与第一主面相对的第二主面上。有源区域包含第一超结层、元件层和第二电极。第一超结层设置在衬底的上方，并且交替地具有第一导电型的第一区域和第二导电型的第二区域。元件层设置在第一超结层的上方。第二电极设置在元件层的上方。周边区域包含第二超结层、终端层和绝缘层。第二超结层设置在衬底的上方，并且交替地具有第一导电型的第三区域和第二导电型的第四区域。终端层与第二超结层接触并设置在第二超结层之上，并且交替地具有第二导电型的第五区域和第二导电型的第六区域。绝缘层与第五区域的上端面和第六区域的上端面分别接触。第五区域与第三区域对应地设置，第六区域与第四区域对应地设置。第六区域的杂质浓度大于第五区域的杂质浓度，并且为第五区域的杂质浓度的68倍以下。

附图说明

[图1]图1为表示第一实施方式所涉及的碳化硅半导体器件的构成的纵截面示意图。

[图2]图2为表示第二实施方式所涉及的碳化硅半导体器件的构成的局部横截面示意图。

[图3]图3为沿图2的III-III线的纵截面示意图。

[图4]图4为沿图2的IV-IV线的纵截面示意图。

[图5]图5为表示第三实施方式所涉及的碳化硅半导体器件的构成的纵截面示意图。

[图6]图6为表示第四实施方式所涉及的碳化硅半导体器件的构成的局部横截面示意图。

[图7]图7为沿图6的VII-VII线的纵截面示意图。

[图8]图8为沿图6的VIII-VIII线的纵截面示意图。

[图9]图9为表示第五实施方式所涉及的碳化硅半导体器件的构成的纵截面示意图。

[图10]图10为表示第六实施方式所涉及的碳化硅半导体器件的构成的纵截面示意图。

[图11]图11为表示耐压模拟结果的图。

具体实施方式

[本公开内容所要解决的课题]

本公开内容的目的在于提供能够提高可靠性的碳化硅半导体器件。

[本公开内容的效果]

根据本公开内容，能够提供能够提高可靠性的碳化硅半导体器件。

[本公开内容的实施方式的说明]