[发明专利]面积高效的非重叠信号生成器

说明书

本公开的某些方面通常涉及一种功率级(100)。功率级通常包括第一晶体管(122)；第二晶体管(120)，其漏极耦合到第一晶体管的漏极；第一栅极驱动电路(102)，耦合在功率级(105)的输入节点与第一晶体管(122)的栅极之间；以及第二栅极驱动电路(104)，具有耦合在输入节点与第二晶体管的栅极之间的第一信号路径(慢路径：140)。在某些方面中，第二栅极驱动电路包括位于第一信号路径中的多个缓冲器(180、182、184、186)；以及多个电子器件(170、172、196、198)，耦合到多个缓冲器并且被配置为施加与驱动第二晶体管(120)的栅极相关联的延迟以跟踪与经由第一栅极驱动电路(102)驱动第一晶体管(122)的栅极相关联的延迟。

优先权要求

本专利申请要求于2020年1月24日提交的题为“面积高效的非重叠信号生成器”的非临时申请号16/752,412的优先权，该申请已转让给本申请的受让人并且在此通过引用明确并入本文。

技术领域

本公开的某些方面一般涉及电子电路，更具体地，涉及一种用于功率级的栅极驱动电路系统。

背景技术

随着集成电路(IC)的最小特征尺寸继续缩小以及对降低功耗的需求持续存在，数字电路的核心逻辑段由不断降低的电压(诸如低至1.0V或更低)供应。然而，IC的其他段的电源电压可能会保持处于较高的电压水平。因此，电压电平移位器(例如，电平移位电路)可以用于将信号从相对较低的电源电压电平移位到相对较高的电源电压。

发明内容

本公开的某些方面一般涉及一种功率级。功率级通常包括第一晶体管；第二晶体管，其漏极耦合到第一晶体管的漏极；第一栅极驱动电路，耦合在功率级的输入节点与第一晶体管的栅极之间；第二栅极驱动电路，具有耦合在输入节点与第二晶体管的栅极之间的第一信号路径，其中第二栅极驱动电路包括第一信号路径中的多个缓冲器；以及多个电子器件，耦合到多个缓冲器并且被配置为施加与驱动第二晶体管的栅极相关联的延迟，以跟踪与通过第一栅极驱动电路驱动第一晶体管的栅极相关联的延迟。

本公开的某些方面一般涉及一种用于信号处理的方法。该方法通常包括：经由第一栅极驱动电路基于输入信号来驱动第一晶体管的栅极；经由第二栅极驱动电路基于输入信号来驱动第二晶体管的栅极；以及通过耦合到第二栅极驱动电路的第一信号路径中的多个缓冲器的多个电子器件施加与驱动第二晶体管的栅极相关联的延迟，其中延迟跟踪与驱动第一晶体管的栅极相关联的延迟。

附图说明

为了能够详细理解本公开的上述特征的方式，可以通过参考一些方面来获得上文所简要概括的更具体的描述，其中一些在附图中图示。然而，应当指出，附图仅图示了本公开的某些典型方面，因此不应被认为是对其范围的限制，因为该描述可以承认其他同等有效的方面。

图1图示了根据本公开的某些方面的具有p型金属氧化物半导体(PMOS)驱动电路和n型金属氧化物半导体(NMOS)驱动电路的半H桥电路。

图2是根据本公开的某些方面的用于信号处理的示例操作的流程图。

具体实施方式

下文参考附图对本公开的各个方面进行更全面的描述。然而，本公开可以以许多不同形式体现，并且不应被解释为限于贯穿本公开呈现的任何特定结构或功能。相反，提供这些方面，以使本公开彻底和完整，并且将向本领域技术人员充分传达本公开的范围。基于本文中的教导，本领域技术人员应当领会，本公开的范围旨在覆盖本文中所公开的本公开的任何方面，无论是独立于本公开的任何其他方面实施还是与本公开的任何其他方面组合实施。例如，可以使用本文中所阐述的任何数目的方面来实现装置或实施方法。另外，本公开的范围旨在覆盖这样的装置或方法，其使用除了本文中所阐述的本公开的各个方面之外或以外的其他结构、功能或结构和功能来实施。应当理解，本文中所公开的本公开的任何方面都可以通过权利要求的一个或多个要素来体现。