[发明专利]成膜方法以及等离子处理方法

说明书

为了能形成用于图案的侧壁保护、膜质良好且蚀刻速率低并且侧壁的覆盖范围良好的膜，成膜方法具有：第1工序，在对真空处理室供给气体的同时生成等离子，通过该生成的等离子在被处理基板的表面形成膜；第2工序，在该第1工序后，通过等离子除去卤素元素；和第3工序，在该第2工序后，通过等离子使膜氧化或氮化。

技术领域

本发明涉及半导体基板上的成膜方法以及等离子处理方法。

背景技术

在半导体工艺中，近年来，为了以不足10nm的微细的间距形成图案，变得需要图案的侧壁保护技术。

在已有的成膜技术中，已知：1)等离子CVD法，通过使用等离子等，同时对腔室内供给成膜种和反应种这样的2种以上的分子，进行成膜；2)等离子原子层沉积法(等离子ALD法)，交替供给成膜种(吸附种)和反应种，仅将反应种通过等离子来离子或中性自由基化，从而进行成膜。

在专利文献1中，公开了如下技术：在始终流过中性自由基氧的同时，流过前体(含硅气体)，在吹扫后进行等离子活性。

在专利文献2中，公开了一般已知的等离子ALD的次序。

在非专利文献1中，公开了等离子重叠的脉冲CVD的序列，在始终供给氧(O₂)的同时，先导入四氯化硅(SiCl₄)，使等离子延迟产生。在该序列中，虽然没有成膜速度的温度依赖性，HF wet的蚀刻速率在100℃以下的低温下增大(膜质变差)。

在非专利文献2中，在图2中示出了一般已知的ALD以及等离子ALD的序列。

现有技术文献

专利文献

专利文献1：美国专利公开US 2015/0110968 A1

专利文献2：美国专利公开US 2013/0084714 A1

非专利文献

非专利文献1：Pieter C.Rowlette，et al.，″Digital Control of SiO2 FilmDeposition at Room Temperature″，THE JOURNAL OF PHYSICAL CHEMISTRY LETTERS，2009，113，6906-6909

非专利文献2：Seung-Woo Choi，et al.，″Plasma Enhanced Atomic LayerDeposition of Al2O3 and TiN″，Journal of Korean Physical Society，Vol.42，February 2003，pP.S975～S979

发明内容

发明要解决的课题

专利文献1公开的技术由于始终将前体氧化，是CVD与ALD的中间的成膜方法，对易于通过氧而挥发的包含碳气体的前体是有效的，但对这以外的气体种类效果弱，推测为膜质变差。

在专利文献2公开的手法中，一方面，有若选择前体就能得到非常良好的覆盖范围这样的优点，另一方面，有成膜速度慢这样的问题。

在非专利文献1公开的方法中，通过使成膜速度慢，能使蚀刻速率改善(降低)，但成膜速度和蚀刻速率成为此消彼长。

在非专利文献2公开那样的一般的等离子ALD的序列中，等离子的产生是1次/循环。

在作为保护侧壁的同时形成微细的间距的图案的手段而使用了作为已有的成膜技术的等离子CVD的情况下，虽然成膜速度块，但在成膜为不足10nm的微细的间距的图案的情况下，产生形成悬垂这样的问题。此外，在现有的等离子ALD中，存在虽然覆盖范围良好但成膜速度慢这样的问题(成膜速度和覆盖范围此消彼长)。