[实用新型]肖特基二极管

说明书

本实用新型公开一种肖特基二极管，肖特基二极管包括衬底；中间层，设于衬底的上侧，中间层包括自下向上依次层叠设置的外延层和氧化层，中间层上开设有上下延伸的沟槽，沟槽延伸至外延层内部；栅氧化层，设于沟槽的内侧壁，并在沟槽内限定出通道；多晶硅层，设于通道内，包括自下向上依次叠设的第一多晶硅层和第二多晶硅层，第一多晶硅层和第二多晶硅层其中之一为高阻多晶硅层，其中另一为低阻多晶硅层，高阻多晶硅层的电阻大于低阻多晶硅层的电阻；以及势垒金属层，设于氧化层的上侧，且覆盖沟槽的槽口设置。本实用新型提出的肖特基二极管，通过高阻多晶硅层和低阻多晶硅层，能够明显降低导通压降。

技术领域

本实用新型涉及半导体技术领域，特别涉及一种肖特基二极管。

背景技术

肖特基二极管以发明人肖特基博士(Schottky)命名，是利用金属与半导体接触形成的金属-半导体势垒原理制作的。传统平面肖特基二极管的VBR (反向击穿电压)、IR(漏电流)和VF(压降)与选用肖特基金属的势垒大小有关，阻断能力差；沟槽式肖特基二极管利用MOS效应和沟槽结构，在同等条件下，实现了更低的IR和VF，更强的抗浪涌电流能力和更高的可靠性。

肖特基器件的特性主要受肖特基接触势垒的影响，采用钛金属势垒结构，其接触电势约0.45V，这种势垒对于常规100V器件来说，漏电在10微安左右，器件导通压降0.6V左右，在这种系统应用中器件具有较好的能效。但对于高压150～300V器件来说，器件需要更厚的外延层以及更高的电阻率，体硅电阻较大，器件工作时，相比于低压器件接触电势占主导，高压器件体硅电势压降占比较大，如何使得肖特基二极管获得较低的正向压降，降低系统能耗是目前亟需解决的问题。

为了使得沟槽肖特基二极管获得较低的正向压降，一种方法是采用离子注入的方法调制沟槽肖特平台区域中的N型电阻率，这种方法可以一定程度上降低器件导通压降，这种效果由于离子注入深度的限制，只能对一定深度的外延层的电阻有降低作用，主要应用在45V～100V器件中，对于高压器件，特别是外延层较厚的器件，导通压降降低效果一般；另外一种方法是采用超结工艺，外延层采用PN交错柱体结构来降低N型区域电阻，目前主要沟槽超结工艺和外延离子注入退火超结工艺两种方法制造，这种结构常应用于高压VDMOS(高密度等离子体)器件中，肖特基器件也可以采用这种结构降低导通压降，这种工艺制造成本较高，另外肖特基是单载流子器件，超结中存在P型区域在大电流下也会注入空穴，降低器件工作频率。

实用新型内容

本实用新型的主要目的是提出一种肖特基二极管，旨在降低肖特基二极管的导通压降。

为实现上述目的，本实用新型提出一种肖特基二极管，包括：

衬底；

中间层，设于所述衬底的上侧，所述中间层包括自下向上依次层叠设置的外延层和氧化层，所述中间层上开设有上下延伸的沟槽，所述沟槽延伸至所述外延层内部；

栅氧化层，设于所述沟槽的内侧壁，并在所述沟槽内限定出通道；

多晶硅层，设于所述通道内，包括自下向上依次叠设的第一多晶硅层和第二多晶硅层，所述第一多晶硅层和所述第二多晶硅层其中之一为高阻多晶硅层，其中另一为低阻多晶硅层，所述高阻多晶硅层的电阻大于所述低阻多晶硅层的电阻；以及，

势垒金属层，设于所述氧化层的上侧，且覆盖所述沟槽的槽口设置。

可选地，所述多晶硅层设置有多个，多个所述多晶硅层沿上下向依次层叠设置。

可选地，所述氧化层的厚度为

可选地，所述高阻多晶硅层的电阻大于10⁶Ω。

可选地，所述低阻多晶硅层的电阻为0.001～9Ω。

可选地，所述多晶硅层的上表面与所述中间层的上表面平齐设置。