[实用新型]一种抗辐射结构的环形压控振荡器电路

说明书

本实用新型涉及集成电路技术领域，具体涉及一种抗辐射结构的环形压控振荡器电路，包括振荡器核心单元、比较器单元和差分延迟单元；所述振荡器核心单元由4级所述差分延迟单元交叉级联构成的环形振荡结构；每级所述差分延迟单元由2组输入差分对管、电流源和负载晶体管构成；所述比较器单元包括放大器电路、共模反馈电路和缓冲单元；所述放大器电路包括两个差分输入端和输出端，输入端接所述差分延迟单元的输出OUTP、OUTN，输出端分别与所述缓冲单元的输入以及所述共模反馈单元的电阻相连，交叉耦合结构的环形压控振荡器能够增加对SEE效应的抗辐射能力，对差分延迟单元的尾电流进行分流也能提高延迟单元的抗辐射能力。

技术领域

本实用新型涉及集成电路技术领域，具体涉及一种抗辐射结构的环形压控振荡器电路。

背景技术

频率合成器一直为复杂的数字系统提供不同频率的时钟，在许多集成应用中，例如频率合成器和芯片间通信接口，传统上都使用锁相环(PLL)电路。然而，辐射对PLL电路的影响可能是空间电子系统中的主要问题。高能粒子在空间中的穿透会引起单粒子效应(SEE)，其中包括单粒子翻转(SEU)和单粒子瞬态响应(SET)。SEU会导致数字电路中逻辑状态的位翻转和故障。另一方面，SET会扰乱关键信号并影响模拟电路的性能。在高能粒子的轰击下，锁相环非常容易产生相位或频率偏移，使输出时钟信号失真，导致数据传输错误，严重时甚至能导致航天器的整个通信系统混乱，极大地威胁了航天器的正常工作。因此，我们需要设计一种抗辐射结构的PLL，以便在航空航天应用中提供准确而稳定的时钟。

在过去的几十年里，关于抗辐射电路设计的广泛研究已经确定了很多抗辐射电路结构，并为航空航天系统铺平了技术道路。随着深亚微米CMOS尺寸的缩小，SET的影响在逐渐增加。三模冗余(TMR)技术是防止PLL电路中抗单粒子效应的经典方法。但是三模冗余结构占用大量的版图面积和电路功耗，限制了在低功耗电路设计中的使用。

研究锁相环的抗辐射加固技术既具有重要的科研价值又具有实际的应用价值。其中，压控振荡器是锁相环的核心部分，当SEE发生在压控振荡器的延时链上时，会产生瞬态的输出时钟或者相位，甚至会导致PLL失锁现象发生。因此，研究抗辐射结构的压控振荡器电路 (VCO)具有十分重要的意义。

实用新型内容

针对现有技术的不足，本实用新型提供了一种抗辐射结构的环形压控振荡器电路，通过调整延迟单元的尾电流的偏置电压，通过改变延迟单元电流的大小，从而改变输出频率，差分延迟单元的结构增加了压控振荡器对电源噪声的抑制能力。交叉耦合结构的环形压控振荡器能够增加对SEE效应的抗辐射能力，对差分延迟单元的尾电流进行分流也能提高延迟单元的抗辐射能力。

本实用新型通过以下技术方案予以实现：

一种抗辐射结构的环形压控振荡器电路；包括振荡器核心单元、比较器单元和差分延迟单元；

所述振荡器核心单元由4级所述差分延迟单元交叉级联构成的环形振荡结构；每级所述差分延迟单元由2组输入差分对管、电流源和负载晶体管构成；

所述比较器单元包括放大器电路、共模反馈电路和缓冲单元；所述放大器电路包括两个差分输入端和输出端，输入端接所述差分延迟单元的输出OUTP、OUTN，输出端分别与所述缓冲单元的输入以及所述共模反馈电路的电阻相连；所述缓冲单元由4级反相器组成，所述放大器电路的输出通过所述缓冲单元转为轨到轨输出的脉冲信号。

优选的，所述差分延迟单元由PMOS管MP1、MP2、MP3、MP4、MP5、 MP6、MP7、MP8、MP9、MP10、MP11、MP12和NMOS管MN1、MN2、MN3、 MN4、MN5、MN6、MN7、MN8构成；