[发明专利]延迟锁相环电路系统及芯片系统

说明书

本发明提供了一种延迟锁相环电路系统及芯片系统，增设了DLL睡眠周期调整电路，该DLL睡眠周期调整电路能够根据复数个微调延迟量的变化量生成相应的可变睡眠信号，且该可变睡眠信号的脉冲宽度决定了DLL电路的睡眠周期的长短，由此能够通过自适应地调整可变睡眠信号的脉冲宽度来自适应地调节DLL电路的睡眠周期，以避免DLL电路不必要工作时造成的功耗浪费，并减少因DLL电路不必要的睡眠而引入的抖动。

技术领域

本发明涉及延迟锁相环技术领域，特别涉及一种延迟锁相环电路系统及芯片系统。

背景技术

通常，时钟信号被用作同步DDR(Double Data Rate，双倍速率)存储器等系统(或芯片)的内部电路、外部电路之间的操作时序的参考信号，而且，通常外部的系统时钟信号应用于系统的内部电路时，会导致由系统的内部电路的信号路径引起的时钟歪斜(clockskew，包括时延或时钟偏差)。因此，通常会使用DLL(Delay-Locked Loop，延迟锁相环)电路来将系统的内部电路和外部电路的时钟对齐。而且，为了节省功耗，DLL电路在工作一段时间(之后，会睡眠固定的一段时间以降低功耗。

然而，现有的DLL电路因睡眠周期是固定的，其存在DLL电路工作时有不必要的功耗以及因DLL电路睡眠而引入的抖动的问题。

发明内容

本发明的目的在于提供一种延迟锁相环电路系统及芯片系统，能够根据外界的参数变化来自适应地调节DLL电路的睡眠周期，以避免DLL电路不必要工作时造成的功耗浪费，并减少因DLL电路不必要的睡眠而引入的抖动。

为实现上述目的，本发明提供一种延迟锁相环电路系统，其包括：

DLL电路，用于接收外部时钟并产生相对所述外部时钟延迟的内部时钟，使得所述内部时钟与所述外部时钟边沿对齐，其中，所述外部时钟经所述DLL电路延迟复数个微调延迟量后输出为所述内部时钟；

DLL睡眠周期调整电路，耦接所述DLL电路，用于根据所述复数个微调延迟量的变化量生成相应的可变睡眠信号，其中，所述DLL睡眠周期调整电路通过调整所述可变睡眠信号的脉冲宽度以调整所述DLL电路的睡眠周期。

可选地，所述DLL电路进入所述睡眠周期时，所述DLL睡眠周期调整电路断言所述可变睡眠信号，经过所述睡眠周期后，所述DLL睡眠周期调整电路去断言所述可变睡眠信号，以将所述DLL电路唤醒。

可选地，所述DLL电路完成所述内部时钟与所述外部时钟边沿对齐后，所述DLL睡眠周期调整电路断言所述可变睡眠信号，同时所述DLL电路进入所述睡眠周期。

可选地，所述DLL电路包括延迟锁相模块、反馈模块、鉴相器和控制器；所述外部时钟经所述延迟锁相模块延迟所述复数个微调延迟量后输出为所述内部时钟，所述内部时钟经过所述反馈模块反馈输出为反馈时钟，所述鉴相器接收并比较所述外部时钟和所述反馈时钟的相位差，所述控制器根据所述鉴相器的比较结果调整所述延迟锁相模块所延迟的所述微调延迟量的个数。

可选地，当所述相位差小于相位差阈值时，所述DLL电路拉起对齐标志信号给所述DLL睡眠周期调整电路，或者，当所述内部时钟的边沿越过所述外部时钟的边沿次数达到阈值时，所述DLL电路拉起所述对齐标志信号给所述DLL睡眠周期调整电路；当接收到所述对齐标志信号时，所述DLL睡眠周期调整电路断言所述可变睡眠信号给所述反馈模块、所述鉴相器和所述控制器，以令所述DLL电路进入所述睡眠周期。

可选地，所述控制器或所述延迟锁相模块将所述微调延迟量的个数发送给所述DLL睡眠周期调整电路，所述DLL睡眠周期调整电路根据微调延迟量的个数的变化量调整所述可变睡眠信号的脉冲宽度，所述脉冲宽度的大小决定所述睡眠周期的长短；所述DLL睡眠周期调整电路去断言所述可变睡眠信号，以使得所述反馈模块、所述鉴相器和所述控制器从所述睡眠周期唤醒。