[发明专利]纳米片的多阈值电压

说明书

本发明涉及一种半导体结构。该半导体结构包括在衬底上的纳米片堆叠，每个纳米片堆叠包括牺牲半导体材料和半导体沟道材料的交替层以及围绕纳米片堆叠的第一子组的半导体沟道层的结晶化栅极电介质层、在结晶化栅极电介质的顶部上并且包围纳米片堆叠的第一子组的半导体沟道材料层的偶极层、以及由围绕纳米片堆叠的第二子组的半导体沟道层的扩散的偶极材料改性的栅极电介质。一种方法，包括在衬底上形成纳米片堆叠，每个纳米片堆叠包括牺牲半导体材料和半导体沟道材料的交替层，去除纳米片堆叠的组的牺牲半导体材料层，形成围绕纳米片堆叠的半导体沟道层的栅极电介质，以及结晶化纳米片堆叠的子组的栅极电介质。

技术领域

本发明一般涉及半导体制造领域，尤其涉及制造场效应晶体管。

背景技术

互补金属氧化物半导体(CMOS)技术通常用于作为先进集成电路(下文称为“IC”)的一部分的场效应晶体管(下文称为“FET”)，所述先进集成电路例如中央处理单元(下文称为“CPU”)、存储器、存储装置等。随着对减小晶体管器件的尺寸的需求的持续，纳米片FET有助于实现减小的FET器件占用面积，同时保持FET器件性能。一种纳米片FET包括在一对源漏外延区域之间延伸的多个堆叠的纳米片。器件可以是栅极全包围器件或晶体管，其中栅极围绕纳米片沟道的一部分。一种纳米片装置，包含一层或多层半导体沟道材料部分，该半导体沟道材料部分具有基本上小于其宽度的垂直厚度。

纳米片器件的沟道之间的有限空间使得难以使用传统技术调节阈值电压。在半导体结构中具有多于一个阈值电压对于增加半导体结构中半导体器件的设计灵活性将是有利的。

发明内容

根据一个实施例，提供了一种半导体结构。该半导体结构包括在衬底上的纳米片堆叠，每个纳米片堆叠包括垂直对准并且一个堆叠在另一个顶部上的牺牲半导体材料和半导体沟道材料的交替层，以及围绕所述纳米片堆叠的第一子组的半导体沟道层的结晶化的栅极电介质层，在结晶化的栅极电介质的顶部上并且围绕所述纳米片堆叠的所述第一子组的半导体沟道材料层的偶极层，以及由围绕纳米片堆叠的所述第二子组的所述半导体沟道层的扩散偶极材料改性(modified)的栅极电介质。

根据一个实施例，提供了一种半导体结构。该半导体结构包括在衬底上的纳米片堆叠，每个纳米片堆叠包括垂直对准并且一个堆叠在另一个顶部上的牺牲半导体材料和半导体沟道材料的交替层，以及围绕所述纳米片堆叠的所述半导体沟道层的结晶化的栅极电介质。

根据一个实施例，提供了一种方法。该方法包括在衬底上形成纳米片堆叠，每个纳米片堆叠包括垂直对准并且一个堆叠在另一个顶部上的牺牲半导体材料和半导体沟道材料的交替层，去除纳米片堆叠的组的所述牺牲半导体材料层，形成围绕所述纳米片堆叠的所述半导体沟道层的栅极电介质，以及结晶化所述纳米片堆叠的子组的栅极电介质。

附图说明

本发明的这些和其它目的、特征和优点将从以下结合附图阅读的对其说明性实施例的详细描述中变得显而易见。附图的各种特征不是按比例的，因为为了清楚起见，图示是为了帮助本领域技术人员结合详细描述理解本发明。在附图中：

图1示出了根据示例性实施例的在中间制造阶段的半导体结构的截面图；

图2示出了根据示例性实施例的半导体结构的截面图，并且示出了牺牲半导体材料层的选择性去除；

图3示出了根据示例性实施例的半导体结构的截面图，并示出了栅极电介质的形成；

图4示出了根据示例性实施例的半导体结构的截面图，并且示出了第一栅极导体和第一毯式(blanket)牺牲层的形成；

图5示出了根据示例性实施例的半导体结构的截面图，并且示出了形成有机聚合物层；

图6示出了根据示例性实施例的半导体结构的截面图，并且示出了选择性地去除第一毯式牺牲层和第一栅极导体；