[发明专利]具有互连的高密度ReRAM集成

说明书

一种交叉式ReRAM包括基板、在基板的上表面上彼此平行地延伸的多个第一列，其中多个第一列中的每一个包括由多个层组成的电阻式随机存取存储器(ReRAM)堆叠。多个第二列彼此平行地延伸，并且多个第二列垂直于多个第一列地延伸，其中多个第二列位于多个第一列之上，以使得多个第二列跨越多个第一列。介电层填充在多个第一列与多个第二列之间的空间中，其中，介电层与ReRAM堆叠的多个层中的每个层的侧壁直接接触。

背景技术

本发明一般涉及集成电路领域，尤其涉及逻辑电路和ReRAM阵列的形成。

发明内容

另外的方面和/或优点将在随后的描述中部分地阐述，并且部分地将从描述中显而易见，或者可以通过本发明的实践而获知。

附图说明

从下面结合附图的描述中，本发明的某些示例性实施例的上述和其它方面、特征和优点将变得更加明显，其中：

图1A示出根据本发明的实施例的逻辑阵列的俯视图。

图1B示出根据本发明的实施例的ReRAM阵列的俯视图。

图2A示出根据本发明的实施例的在制造期间的逻辑电路的截面A。

图2B示出根据本发明的实施例的在制造期间的ReRAM阵列的截面B。

图3A示出根据本发明的实施例的在制造期间的逻辑电路的截面A。

图3B示出根据本发明的实施例的在制造期间的ReRAM阵列的截面B。

图4A示出根据本发明的实施例的在制造期间的逻辑电路的截面A。

图4B示出根据本发明的实施例的在制造期间的ReRAM阵列的截面B。

图5A示出根据本发明的实施例的在制造期间的逻辑电路的截面A。

图5B示出了根据本发明的实施例的在制造期间的ReRAM阵列的截面B。

图6A示出根据本发明的实施例的在制造期间的逻辑电路的截面A。

图6B示出根据本发明的实施例的在制造期间的ReRAM阵列的截面B。

图7A示出根据本发明的实施例的在制造期间的逻辑电路的横截面A。

图7B示出根据本发明的实施例的在制造期间的ReRAM阵列的截面B。

图8A示出根据本发明的实施例的在制造期间的逻辑电路的截面A。

图8B示出根据本发明的实施例的在制造期间的ReRAM阵列的截面B。

图9A示出根据本发明的实施例的在制造期间的逻辑电路的横截面A。

图9B示出根据本发明的实施例的在制造期间的ReRAM阵列的截面B。

图10A示出根据本发明的实施例的在制造期间的逻辑电路的横截面A。

图10B示出根据本发明的实施例的在制造期间的ReRAM阵列的截面B。

图10C示出根据本发明的实施例的在制造期间的ReRAM阵列的截面C。

图10D示出根据本发明的实施例的在制造期间的ReRAM阵列的截面D。

图11A示出根据本发明的实施例的在制造期间的逻辑电路的横截面A。

图11B示出根据本发明的实施例的在制造期间的ReRAM阵列的截面B。

图11C示出根据本发明的实施例的在制造期间的ReRAM阵列的截面C。

图11D示出根据本发明的实施例的在制造期间的ReRAM阵列的截面D。