[发明专利]金属栅制程下伪栅极的去除方法

说明书

在硅衬底上形成有伪栅极，伪栅极上依次设有氮化硅硬掩模层、氧化物硬掩模层，在两侧从内到外依次设有第一侧墙、第二侧墙、第三侧墙；本发明提供了一种金属栅制程下伪栅极的去除方法，包含：S1：去除第三侧墙；S2：沉积接触孔阻挡层；S3：沉积第一氧化物内层电介质层、氮化硅内层电介质层、第二氧化物内层电介质层，形成氧化物‑氮化物‑氧化物三层内层电介质层；S4：采用机械化学抛光工艺，将三层内层电介质层的顶部磨平；S5：刻蚀，上表面平整地至氮化硅硬掩模层的顶部；S6：去除氮化硅硬掩模层，去除伪栅极。据此，能够在同一高度去除伪栅极，且能够保证该高度足够，不会产生氧化物层凹陷等缺陷，增大了该制程的工艺窗口。

技术领域

本发明涉及半导体加工方法领域，特别涉及金属栅制程下伪栅极的去除方法。

背景技术

随着晶体管的尺寸不断的缩小，HKMG（高介电常数绝缘层即high-k绝缘层+金属栅极）逐步取代原有的二氧化硅绝缘层+多晶硅栅的配置，成为28nm以下制程不可或缺的一部分。

金属栅制程通常是先采用无定型硅出做出硅栅的形状，然后在后续硅栅周围填上绝缘层后将无定型硅去除，留下空洞。然后再填入金属，加以研磨，最终形成金属栅极。

而由于锗硅（SiGe）制程，PMOS的伪栅（Dummy Poly）处的硬掩模层（HM）高度会在SiGe形成过程中不可避免的降低，而此差异在后续N/P MOS同时去除伪栅过程中造成困难。有源区（AA）通过浅沟道隔离（STI）分隔。

现有技术中，参阅图1A所示，在具有SiGe制程的PMOS处、以及NMOS处分别设有伪栅01、氮化硅硬掩模层02、氧化物硬掩模层03N、03P，在伪栅01-氮化硅硬掩模层02-氧化物硬掩模层03N、03P立体结构的外侧从内向外依次设有第一侧墙04（SP1，氮碳硅SiCN）、第二侧墙05（SP2，氧化物层Ox）、第三侧墙06（SP3，氮化硅SiN）。PMOS区域的氧化物硬掩模层03P厚度小于NMOS区域的氧化物硬掩模层03N。参阅图1B所示再此基础上，先沉积氮化硅层（SiN）07；参阅图1C所示，再进行光刻（Photo+Etch Back），需要进行两次刻蚀；参阅图1D所示，再去除氮化硅层07和第三侧墙06使得侧墙变细（Slim Spacer）；参阅图1E所示，再沉积接触孔阻挡层08（CESL，氮化硅SiN），并进行化学机械抛光；参阅图1F所示，再沉积氧化物内层电介质层09（ILD OX），并进行化学机械抛光。

由于图1A到图1F是逐步变化的过程，配合前述方法的描述，结合附图，在后续附图中的附图标记相同的就不重复标注，以使得各个附图更加清晰的表示各个步骤与前一附图之间的区别。

现有技术中，在图1F所示的结构基础上，进行伪栅去除，存在的问题在于。

第一、参阅图2A所示，基于此结构，如果直接开始去除伪栅，由于PMOS上残留有氧化物层（OX），所以PMOS的伪栅会有无法去除的风险。

第二、参阅图2B所示，考虑PMOS顶部的氧化物层（OX），通过化学机械抛光（CMP）或者刻蚀（Etch）的方式降低整体高度，则最终的金属栅高度H会过矮、以及氧化物内层电介质层09（ILD OX）凹陷（成碟形，dishing）等。

发明内容

本发明需要解决的技术问题是：由于N/P MOS处的硬掩模层的高度不同而造成伪栅极去除困难，或者带来产品缺陷等。

为了解决以上技术问题，本发明提供一种金属栅制程下伪栅极的去除方法，其目的在于能够解决N/P MOS高度差带来的伪栅极去除困难或产品缺陷的问题。

为了达到上述目的，本发明提供了一种金属栅制程下伪栅极的去除方法，

在硅衬底上形成有伪栅极，伪栅极上依次设有氮化硅硬掩模层、氧化物硬掩模层，在两侧从内到外依次设有第一侧墙、第二侧墙、第三侧墙；

包含：

S1：去除第三侧墙；