[发明专利]多级沟槽半导体器件及其制作方法

权利要求书

1.一种多级沟槽半导体器件，其特征在于，包括：

外延片，所述外延片包括半导体基底以及位于所述半导体基底表面上的外延层；

设置在所述外延层背离所述半导体基底一侧的深沟槽；所述深沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；

所述深沟槽的侧壁以及底部具有掺杂层；

所述外延层背离所述半导体基底一侧表面内具有包围所述深沟槽开口的电场缓冲区，所述电场缓冲区与所述掺杂层接触；

其中，所述掺杂层以及所述电场缓冲区均是与所述外延层反型掺杂。

2.根据权利要求1所述的多级沟槽半导体器件，其特征在于，所述掺杂层为位于所述深沟槽的侧壁表面内以及底部表面内的离子注入层。

3.根据权利要求2所述的多级沟槽半导体器件，其特征在于，所述电场缓冲区与所述掺杂层位于同一离子注入层。

4.根据权利要求2所述的多级沟槽半导体器件，其特征在于，所述电场缓冲区与所述掺杂层为不同的离子注入层。

5.根据权利要求1所述的多级沟槽半导体器件，其特征在于，所述掺杂层为覆盖所述深沟槽的侧壁表面上以及底部表面上的外延覆盖层。

6.根据权利要求5所述的多级沟槽半导体器件，其特征在于，所述电场缓冲区与所述掺杂层为同一外延覆盖层。

7.根据权利要求1所述多级沟槽半导体器件，其特征在于，所述外延层为碳化硅外延层，所述深沟槽的深度不小于1μm。

8.根据权利要求1所述多级沟槽半导体器件，其特征在于，在平行于所述外延片的方向上，所述电场缓冲区的宽度为200nm-500nm。

9.一种多级沟槽半导体器件的制作方法，其特征在于，包括：

提供一种外延片，所述外延片包括半导体基底以及位于所述半导体基底表面上的外延层；

在所述外延层背离所述半导体基底一侧形成深沟槽；所述深沟槽包括在第一方向上依次排布的多个子沟槽；所述第一方向为所述深沟槽的开口指向底部的方向；相邻的两个子沟槽中，靠近所述深沟槽底部的子沟槽的宽度小于远离所述深沟槽底部的子沟槽的宽度；

形成与所述外延层反型掺杂的掺杂层；所述深沟槽的侧壁以及底部具有所述掺杂层；

其中，所述外延层背离所述半导体基底一侧表面内具有包围所述深沟槽开口的电场缓冲区，所述电场缓冲区与所述掺杂层接触。

10.根据权利要求9所述的制作方法，其特征在于，所述深沟槽具有M个所述子沟槽，在第一方向上，该M个所述子沟槽依次为第1级子沟槽至第M级子沟槽，M为大于1的正整数；在形成所述深沟槽前，通过一次离子注入形成所述电场缓冲区；形成所述深沟槽后，所述深沟槽贯穿所述电场缓冲区，所述电场缓冲区与第1级子沟槽的侧壁接触；

形成与所述外延层反型掺杂的掺杂层，包括：

通过另一次离子注入，在各级子沟槽的侧壁表面内、相邻两子沟槽之间的台阶表面内以及第M级子沟槽的底部表面内均进行同步离子注入，形成所述掺杂层；

其中，所述电场缓冲区与所述掺杂层为不同的离子注入层。

11.根据权利要求9所述的制作方法，其特征在于，所述深沟槽具有M个所述子沟槽，在第一方向上，该M个所述子沟槽依次为第1级子沟槽至第M级子沟槽，M为大于1的正整数；

形成与所述外延层反型掺杂的掺杂层，包括：

通过同一次离子注入，在所述深沟槽开口的四周区域表面内、各级子沟槽的侧壁表面内、相邻两子沟槽之间的台阶表面内以及第M级子沟槽的底部表面内同步离子注入，同步形成所述电场缓冲区与所述掺杂层；

其中，所述电场缓冲区与所述掺杂层位于同一离子注入层。

12.根据权利要求9所述的制作方法，其特征在于，在所述外延层背离所述半导体基底的一侧表面内形成具有M+1个子沟槽的所述深沟槽，在第一方向上，该M+1个所述子沟槽依次为第1级子沟槽至第M+1级子沟槽，M为大于1的正整数；

形成与所述外延层反型掺杂的掺杂层，包括：

通过外延工艺，在所述外延层背离所述半导体基底的一侧表面上、各级子沟槽的侧壁表面上、相邻两子沟槽之间的台阶表面上以及第M级子沟槽的底部表面上形成外延覆盖层；

对所述外延层背离所述半导体基底的一侧表面进行减薄，至露出第1级子沟槽与第2级子沟槽之间台阶表面上的外延覆盖层，作为所述电场缓冲区。