[发明专利]集成电路的制造方法及集成电路

说明书

公开了一种集成电路的制造方法及集成电路，包括：在衬底上通过离子注入形成N型埋层；在所述N型埋层上形成外延层；在所述外延层中形成有源区和无源区；在所述无源区中形成多个场氧化层；在所述外延层中形成多个低压N型阱和多个低压P型阱；在所述低压N型阱、所述低压P型阱和所述场氧化层上形成多个栅极结构；形成多个深槽隔离结构，所述深槽隔离结构贯穿所述外延层、所述N型埋层并延伸至所述衬底中。本申请的集成电路的制造方法及集成电路，通过采用后道深槽隔离结构的工艺，减小集成电路的闩锁效应，从而提高集成电路的可靠性。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种集成电路的制造方法及集成电路。

背景技术

BiCMOS(Bipolar-CMOS)技术是一种单片集成双极型晶体管(Bipolar junctiontransistor，BJT)和CMOS(互补金属氧化物半导体)的工艺技术。这种工艺一般基于双极型晶体管带外延的工艺嵌入CMOS器件，从而实现丰富的器件，且充分利用双极型器件和单极型器件的各种优点。在功率集成电路(芯片)中，双极型晶体管因其丰富的器件种类、优秀的器件参数、灵活的工艺流程得到广泛的使用。

常规的BiCMOS工艺还是以普通的横向PN结隔离为基础，实际应用中会产生较多的可靠性问题。如图1所示，PN结隔离会有较大的闩锁(栅锁)问题，图中的闩锁路径108示出了现有的集成电路中的闩锁问题。

发明内容

鉴于上述问题，本发明的目的在于提供一种集成电路的制造方法及集成电路，通过采用后道深槽隔离结构的工艺，减小集成电路的闩锁效应，从而提高工艺的可靠性。

根据本发明的一方面，提供一种集成电路的制造方法，包括：在衬底中通过离子注入形成N型埋层；在所述N型埋层上形成外延层；在所述外延层中形成有源区和无源区；在所述无源区中形成多个场氧化层；在所述外延层中形成多个低压N型阱和多个低压P型阱；在所述低压N型阱、所述低压P型阱和所述场氧化层上形成多个栅极结构；形成多个深槽隔离结构，所述深槽隔离结构贯穿所述外延层、所述N型埋层并延伸至所述衬底中。

可选地，形成多个深槽隔离结构的步骤包括：形成贯穿所述外延层和所述N型埋层的多个深槽，所述深槽的底部延伸至所述衬底中；在所述深槽中填充介质层，所述介质层覆盖所述深槽的侧壁和底部。

可选地，在所述深槽中填充介质层的步骤之后，还包括：去除所述深槽底部的所述介质层；通过所述深槽在所述深槽底部的衬底中通过离子注入形成P型埋层，所述P型埋层围绕所述深槽的底部。

可选地，在形成P型埋层的步骤之后，还包括：在所述深槽中填充第二多晶硅层；对所述第二多晶硅层进行P型掺杂以形成所述深槽隔离结构。

可选地，采用低压化学气相沉积或次常压化学气相沉积在所述深槽中填充介质层。

可选地，所述介质层的厚度为0.2μm～0.5μm。

可选地，所述深槽的深度范围包括10μm～20μm，所述深槽的宽度范围包括0.5μm～1.5μm。

可选地，所述深槽的深宽比包括5：1～20：1。

可选地，所述衬底为P型衬底，所述外延层为N型外延层。

可选地，所述在衬底中通过离子注入形成N型埋层的步骤中，不需要光刻工艺。

可选地，所述外延层的厚度包括4.0μm～6.0μm。

可选地，所述栅极结构包括栅氧化层和第一多晶硅层。

可选地，所述第一多晶硅层的掺杂剂量包括1.0E13～1.0E14/cm²。

可选地，所述第一多晶硅层的电阻值为1.0～4.0Kohm/□。