[发明专利]用于数据处理的卷积神经网络加速器

权利要求书

1.一种用于数据处理的卷积神经网络加速器，其特征在于，包括：

数据处理单元和加法器阵列单元；

所述数据处理单元包括第一预设数量个随机处理阵列模块，每个所述随机处理阵列模块用于基于快速有限脉冲响应FIR算法和双线性随机计算对第一待处理数据进行处理，获取第一输出结果；

所述加法器阵列单元用于对所述第一输出结果进行累加求和，获取目标卷积结果。

2.根据权利要求1所述的用于数据处理的卷积神经网络加速器，其特征在于，所述随机处理阵列模块的输入模式为并行输入模式，所述并行输入模式表征所述随机处理阵列模块可以并行接收至少两个所述第一待处理数据。

3.根据权利要求1或2所述的用于数据处理的卷积神经网络加速器，其特征在于，所述随机处理阵列模块包括第二预设数量个并行模块；

其中，不同的所述并行模块对应不同的延迟线，一个所述并行模块对应至少一个所述延迟线，所述一个所述并行模块对应的所述至少一个所述延迟线用于并行接收至少一个所述第一待处理数据，获取经过所述至少一个所述延迟线传输的所述至少一个所述第一待处理数据作为第一数据，并将所述第一数据输入至对应的所述并行模块。

4.根据权利要求3所述的用于数据处理的卷积神经网络加速器，其特征在于，所述并行模块包括第一随机转换模块和数据预处理模块；

所述第一随机转换模块用于将所述第一数据转换为第二数据，所述第二数据的形式为随机比特流形式；

所述数据预处理模块用于对所述第一随机转换模块输出的所述第二数据进行缩放加法，获取第二输出结果。

5.根据权利要求4所述的用于数据处理的卷积神经网络加速器，其特征在于，所述第一随机转换模块包括第一序列生成器和第一比较器；

所述第一序列生成器用于生成第一伪随机数；

所述第一比较器用于将所述第一伪随机数与所述第一数据进行比较，在所述第一伪随机数大于所述第一数据的情况下，输出1，否则输出0。

6.根据权利要求5所述的用于数据处理的卷积神经网络加速器，其特征在于，所述随机处理阵列模块包括双线性随机计算内积模块；

所述双线性随机计算内积模块包括第二序列生成器、第二比较器和逻辑与门；

所述第二序列生成器和所述第二比较器用于将第一卷积核权重转换为第二卷积核权重，所述第二卷积核权重的形式是随机比特流形式；

所述逻辑与门用于计算所述第二输出结果与所述第二卷积核权重的乘积，获取第一乘积结果。

7.根据权利要求6所述的用于数据处理的卷积神经网络加速器，其特征在于，所述逻辑与门后配置一个解复用器；

所述解复用器用于根据所述第二卷积核权重的符号位，判断所述第一乘积结果是正数或是负数；

在所述第一乘积结果是正数的情况下，将所述第一乘积结果归类至正数集合；

在所述第一乘积结果是负数的情况下，将所述第一乘积结果归类至负数集合。

8.根据权利要求7所述的用于数据处理的卷积神经网络加速器，其特征在于，所述双线性随机计算内积模块还包括第一近似累加计数器、第二近似累加计数器和第一减法器；

所述第一近似累加计数器用于将所述正数集合中的第三数据进行累加，获取第一累加结果；

所述第二近似累加计数器用于将所述负数集合中的第四数据进行累加，获取第二累加结果；

所述第一减法器用于将所述第一累加结果和所述第二累加结果相减，获取第二输出结果。

9.根据权利要求1所述的用于数据处理的卷积神经网络加速器，其特征在于，还包括：

交叉开关，所述数据处理单元通过所述交叉开关与所述加法器阵列单元相连接，所述交叉开关用于对所述数据处理单元的第三输出结果进行调整。

10.根据权利要求5所述的用于数据处理的卷积神经网络加速器，其特征在于，所述第一序列生成器被所述第二预设数量个并行模块公用。