[发明专利]一种用于优化饱和电压/关断损耗的绝缘栅双极型晶体管

说明书

本申请公开了一种用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，包括沟槽栅，在相邻设置在沟槽栅之间具有台面区，在台面区设有若干个阻塞沟槽栅，阻塞沟槽栅通过发射极接触与发射极金属连接，沟槽栅还与发射极金属连接。本申请在不增加制程难度的情况下，通过在沟槽栅之间的台面区引入阻塞沟槽栅可将台面区的有效宽度进一步缩小，进而使得IGBT器件在开启状态下载流子浓度从A型分布变成B型分布，从而进一步减少关断过程中的损耗。发射极接触的尺寸以及发射极接触与沟槽栅之间的距离没有特别的制程控制。上述台阶面宽度可进一步缩小而不会受到发射极接触的尺寸及对准的限制；阻塞沟槽栅与发射极接触相邻不会因沟槽栅的增多而使得Qg显著增加。

技术领域

本申请属于绝缘栅双极型晶体管技术领域，具体涉及一种用于优化饱和电压/关断损耗的绝缘栅双极型晶体管。

背景技术

在绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)器件的优化过程中，减少关断过程中的损耗被认为是最重要的课题，通常通过减少载流子浓度的方式来降低关断损耗会使得饱和电压产生不可避免的显著升高，现代的优化思路是通过改变器件结构使得在开启状态下载流子从A分布变成B型分布(如图6所示)，其中最有效的方式是缩小元胞的尺寸特别是沟槽与沟槽之间的台面宽度，市场上最先进的IGBT制程台面宽度已经进入亚微米量级。当台面宽度进入亚微米量级，电极接触到沟槽的距离被压缩到300A以下，这大大增加了制程的困难度，给IGBT制程的可控性带来了巨大挑战，特别是电极接触工艺以及电极接触与其他层的对准。

发明内容

针对上述现有技术的缺点或不足，本申请要解决的技术问题是提供一种用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，本申请在不增加制程难度的情况下，通过引入台面区内的阻塞沟槽以将台面区有效宽度进一步缩小，从而优化饱和电压/关断损耗的关系。

为解决上述技术问题，本申请通过以下技术方案来实现：

本申请提出了一种用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，包括沟槽栅，在相邻设置在所述沟槽栅之间具有台面区，在所述台面区设有若干个阻塞沟槽栅，所述阻塞沟槽栅通过发射极接触与发射极金属连接，所述沟槽栅还与所述发射极金属连接。

可选地，上述的用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，其中，所述阻塞沟槽栅与所述沟槽栅相互垂直设置。

可选地，上述的用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，其中，所述阻塞沟槽栅与所述沟槽栅具有相同或不同的深度。

可选地，上述的用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，其中，相邻设置在所述阻塞沟槽栅为等距或非等距设置。

可选地，上述的用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，其中，所述阻塞沟槽栅与所述沟槽栅为非接触设置。

可选地，上述的用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，其中，相邻设置在所述沟槽栅之间以及所述沟槽栅和和所述阻塞沟槽之间还设有P阱。

可选地，上述的用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，其中，在所述沟槽栅的外表面还设有栅氧化层。

可选地，上述的用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，其中，在所述沟槽栅和所述发射极金属的连接位置还设有发射结。

可选地，上述的用于优化饱和电压/关断损耗的绝缘栅双极型晶体管，其中，在所述沟槽栅和所述发射极金属的连接位置还设有氧化层。

与现有技术相比，本申请具有如下技术效果：

本申请在不增加制程难度的情况下，通过在沟槽栅之间的台面区引入若干个阻塞沟槽栅可将台面区的有效宽度进一步缩小，进而使得IGBT器件在开启状态下载流子浓度从A型分布变成B型分布，从而进一步优化饱和电压/关断损耗的关系。