[发明专利]用于易失性存储器装置中的地址加扰的设备、系统和方法

说明书

本申请涉及用于易失性存储器装置中的地址加扰的设备、系统和方法。一种易失性存储器包含地址加扰器，所述地址加扰器被配置成加扰所接收地址的至少一部分以使用至少一个加扰密钥混淆存储器阵列的地址拓扑。所述至少一个加扰密钥是由随机数生成器生成。所述地址加扰器被配置成使用所接收地址和所述至少一个加扰密钥执行逻辑逐位操作以生成经加扰行地址。

技术领域

本公开大体上涉及易失性存储器装置，例如动态随机存取存储器(DRAM)，且更具体地，涉及用于易失性存储器装置中的地址加扰的设备、系统和方法。

背景技术

对易失性存储器的攻击变得越来越普遍，包含行锤攻击和其它类型的攻击。对存储器装置的一些攻击是基于对存储器装置的存储器阵列的地址拓扑的了解。因此，攻击者可能会花费一定的时间对DRAM装置的地址拓扑进行反向工程化以协调存储器阵列的攻击。需要提高安全性以混淆存储器装置中的地址拓扑。

发明内容

根据本申请的方面，提供一种设备。所述设备包括：存储器阵列，其包括对应于第一地址的第一行易失性存储器单元和对应于第二地址的第二行易失性存储器单元；以及地址解码器，其被配置成经由命令和地址总线接收定向到所述第一地址的存取命令，并使用加扰密钥加扰所述第一地址以提供所述第二地址，其中响应于所述存取命令而执行对对应于所述第二地址的所述第二行存储器单元的存取。

根据本申请的另一方面，提供一种设备。所述设备包括：存储器阵列，其包括多行易失性存储器单元；以及刷新控制电路，其被配置成使用加扰密钥加扰第一刷新地址以提供对应于所述多行易失性存储器单元中的第一行的第一经加扰刷新地址以用于第一自动刷新操作，并且使用所述加扰密钥加扰第二刷新地址以提供对应于所述多行易失性存储器单元中的第二行的第二经加扰刷新地址以用于所述第一刷新操作之后的第二自动刷新操作，其中所述第一地址与所述第二地址是顺序的且所述第一经加扰地址与所述第二经加扰地址不是顺序的。

根据本申请的又一方面，提供一种方法。所述方法包括：在动态随机存取存储器(DRAM)的地址解码器处经由命令和地址总线接收定向到第一地址的存取命令；使用加扰密钥加扰所述第一地址以提供第二地址；以及执行对对应于所述第二地址的所述DRAM的存储器阵列的一行存储器单元的存取。

根据本申请的再一方面，提供一种方法。所述方法包括：在动态随机存取存储器(DRAM)的地址解码器处使用第一加扰密钥加扰与存取命令相关联的第一地址以提供第二地址；执行对对应于所述第二地址的所述DRAM的存储器阵列的第一行存储器单元的存取；在所述DRAM的所述刷新控制电路处使用第二加扰密钥加扰所述第一地址以提供第三地址；以及执行对对应于所述第三地址的所述存储器阵列的第二行存储器单元的刷新。

附图说明

图1是根据本公开的实施例的半导体装置的框图。

图2是根据本公开的实施例的刷新控制电路的框图。

图3是根据本公开的实施例的地址加扰器的框图。

图4是根据本公开的实施例的地址加扰器的示意图。

图5是根据本公开的实施例的加扰易失性存储器中的地址的方法的框图。

具体实施方式