[发明专利]一种多通道超结IGBT器件

说明书

本发明提出了一种多通道超结IGBT器件，包括金属化集电极、P‑衬底、位于P‑衬底上方的第一N型外延层及位于所述第一N型外延层上方的第二N外延层；所述第二N外延层中至少包括第一虚拟MOS元胞单元与MOS元胞单元，所述第一虚拟MOS元胞单元包括通过反应离子刻蚀形成的沟槽、在所述沟槽内部设置的热生长的栅氧化层及位于栅氧化层内的淀积的重掺杂多晶硅。本发明公开的器件结构打破传统超结IGBT器件PN柱节距的元胞尺寸限制，可根据器件的应用要求增减顶层MOS元胞和虚拟MOS元胞以调节超结IGBT器件的栅输入电容，防止器件开启时的电流震荡，提高器件抗EMI能力。同时还具有调节饱和输出电流密度、正向导通压降、短路时间耐量的特点。

技术领域

本发明属于功率半导体器件技术领域，具体涉及一种多通道超结IGBT器件。

背景技术

现有技术的一种常规超结IGBT(Insulated Gate Bipolar Transistor)器件结构如图1所示，包括金属化集电极1、P型衬底2，位于P型衬底2上方的第一N型外延层3，在第一N型外延层中通过深槽刻蚀回填工艺形成的P柱4，位于第一N型外延层3和P柱4上方的第二N外延层5，第二N型外延层5中有且只有一个MOS元胞50，MOS元胞50包括通过刻蚀形成的沟槽6，热生长的栅氧化层7，淀积的重掺杂多晶硅8，通过自对准工艺形成的P型体区9，所述P型体区9中设置有部分相互独立的N+源区10，淀积的硼磷硅玻璃11，上表面金属化发射极12。

超结IGBT器件是在传统IGBT器件结构基础上在外延层增加重复排列的PN柱的新型功率半导体器件。PN柱的形成对器件耐压和正向导通压降等参数的优化与超结MOS器件有类似的效果。PN柱的引入使得超结IGBT器件在正向耐压时，除了Pbody-N^-Epi结的纵向电场外，PN柱的相互耗尽产生横向电场，将传统IGBT器件三角形电场分布调制成近似于矩形分布，大大提高了超结IGBT器件的耐压能力。在保证器件一定击穿电压的前提下，就可以显著增大N-Epi层的浓度，从而显著降低正向导通压降，帮助超结IGBT器件在应用时显著降低导通损耗。在同等电流规格下，超结IGBT器件的面积能大大减小，降低芯片成本。

超结IGBT器件中超结结构的形成遵循超结MOS的制程，主要有两种制造方法：一是通过多次外延注入形成超结结构，；二是通过深槽刻蚀和填充完成。当前这两种制造方法均在普遍使用，并按PN柱的宽度(节距)划分为不同代的产品，如英飞凌C3工艺的节距是16μm，C6、P6工艺节距是12μm，C7、P7工艺节距是5.5μm，在每个节距中都只含有一个MOS元胞结构。

超结IGBT器件优异的电性能使得芯片面积更小，电流密度也更大。更小的芯片面积导致更小的栅输入电容，应用超结IGBT器件替代传统IGBT器件时，其驱动芯片较强的驱动电流会导致超结IGBT器件在开启时易形成电流震荡，产生EMI问题，甚至导致器件烧毁。因此超结IGBT器件在应用时不能直接替代传统IGBT器件，需要做外围电路的调整或者更换驱动电流更小的驱动芯片，反而间接增加应用方案解决商的系统成本和复杂度。同时，提高IGBT器件电流密度也是IGBT技术发展的一个重点方向。

发明内容

有鉴于此，本发明所要解决的技术问题就是提供一种多通道超结IGBT器件，在不改变器件工艺复杂度、不影响器件击穿电压的前提下可调节超结IGBT器件的栅输入电容，防止器件开启时的电流震荡，增强器件抗EMI能力，应用时可直接替代传统IGBT器件。同时还具有调节饱和输出电流密度、正向导通压降、短路时间耐量的特点。