[发明专利]一种集成纳米片结构、SRAM单元及其制备方法

说明书

本发明提供的一种集成纳米片结构、SRAM单元及其制备方法，采用多层堆叠工艺将PMOS与NMOS堆叠在同一区域内，同时提升有效沟道宽度，增强栅控能力。因此本发明可以实现高度集成、减小CMOS电路面积，提高系统集成度，从而降低超大型集成电路成本。

技术领域

本发明属于微电子器件及电路领域，具体涉及一种集成纳米片结构、SRAM单元及其制备方法。

背景技术

随着大规模集成电路的发展，器件尺寸越来越小，集成度越来越高，这也导致制造工艺难度的提高，在小尺寸下提高器件集成度的难度开始逐渐提高。目前最先进的CMOS工艺晶体管尺寸已经微缩到了7nm节点，并且还在继续像5nm、3nm节点进行推进。但是将器件尺寸的微缩进行下去就需要采用更具创新性的器件结构。

现有技术中，常常采用纳米片结构制备SRAM单元，该SRAM单元由多个NMOS和PMOS组成。在制备过程中常用的工艺为CMOS工艺，使用该工艺需要单独制备NMOS与PMOS，由于单独制备NMOS和PMOS都需要占用一定的版图面积，这就增加了芯片的面积，限制了集成度的提高。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种集成纳米片结构、SRAM单元及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明提供的一种集成纳米片结构包括：多个集成纳米片结构，每个集成纳米片结构自下而上包括：衬底101、第一堆叠层、中间栅层、第二堆叠层、位于第一堆叠层两侧的PFET外延源漏区401、位于第二堆叠层两侧的NFET外延源漏区402、隔离PFET外延源漏区401以及NFET外延源漏区402的隔离层403，第一堆叠层包括多个堆叠的N型硅层102、包裹N型硅层102的下层栅极701以及隔离下层栅极701与PFET外延源漏区401的间隔层301，中间栅层包括下层栅极701以及上层栅极702，第二堆叠层包括多个堆叠的P型硅层104、包裹P型硅层104的上层栅极702以及隔离上层栅极702与NFET外延源漏区402的间隔层301。

第二方面，本发明提供的一种集成纳米片结构的SRAM单元如第一方面的两个集成纳米片结构、第一N型独立纳米片结构以及第二N型独立纳米片结构，两个集成纳米片结构为第一集成纳米片结构以及第二集成纳米片结构，第一集成纳米片结构以及第二集成纳米片结构构成反相器回路，第一集成纳米片结构中的上层栅极702与第二集成纳米片结构的第二输出端口相连，第二输出端口由第二集成纳米片结构第一侧的PFET外延源漏区401与第一侧的NFET外延源漏区402相连接引出，第二集成纳米片结构中的上层栅极702与第一集成纳米片结构的第一输出端口相连，第一输出端口由第一集成纳米片结构第一侧的PFET外延源漏区401与第一侧的NFET外延源漏区402相连接引出，第一集成纳米片结构中第二侧的PFET外延源漏区401连接供电线，第二侧的NFET外延源漏区402连接地线，第二集成纳米片结构中第二侧的PFET外延源漏区401连接地线，第二侧的NFET外延源漏区402连接供电线，第一输出端口与第一N型独立纳米片结构的源端相连，第一N型独立纳米片结构中的漏端与第一字线相连引出，栅端与位线相连引出；第二输出端口与第二N型独立纳米片结构的源端相连，第二N型独立纳米片结构中的漏端与第二字线相连引出，栅端与位线相连引出。

第三方面，本发明提供的一种集成纳米片结构的制备方法包括：

步骤1：获取衬底101；

步骤2：在衬底101自下而上竖直淀积N型超晶格结构与P型超晶格结构；

其中，N型超晶格结构由N型子堆叠层堆叠构成，N子堆叠层自下而上包括N型硅层102与硅锗牺牲层103，P型超晶格结构由P型子堆叠层堆叠构成，P子堆叠层自下而上包括P型硅层104与硅锗牺牲层103；

步骤3：在P型超晶格结构上生长伪栅极结构201，以使伪栅极结构201两侧相对P型超晶格结构顶部两侧有一定的凹进；