[发明专利]读出电路结构

说明书

本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：读写转换电路；第一感测放大电路和第二感测放大电路，对称设置在读写转换电路相对两侧，其中，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管，源极或漏极的其中一者连接第一位线或第一互补位线；第二均衡管，源极或漏极的其中一者连接第二位线或第二互补位线；其中，第一均衡管和第二均衡管对称设置在读写转换电路的相对两侧，以解决存储器预充电速度慢的问题。

技术领域

本申请涉及存储器版图设计领域，特别涉及一种读出电路结构。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。

然而，目前的DRAM性能仍有待提高。

发明内容

本申请实施例提供一种读出电路结构，以解决存储器预充电速度慢的问题。

为解决上述技术问题，本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：读写转换电路，用于将外部数据写入存储阵列的存储单元中，或将存储单元中的数据读出；第一感测放大电路和第二感测放大电路，对称设置在读写转换电路相对两侧，用于感测存储单元的电压并输出对应于电压的逻辑1或0，其中，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管，源极或漏极的其中一者连接第一位线或第一互补位线，用于根据均衡信号，预充第一位线的电压或预充第一互补位线的电压至预设电压；第二均衡管，源极或漏极的其中一者连接第二位线或第二互补位线，用于根据均衡信号，预充第二位线的电压或预充第二互补位线的电压至预设电压；其中，第一均衡管和第二均衡管对称设置在读写转换电路的相对两侧。

与相关技术相比，第一均衡管源极或漏极的一端直接连接第一位线或第一互补位线，用于为第一位线或第一互补位线直接预充电，第二均衡管源极或漏极的一端直接连接第二位线或第二互补位线，用于为第二位线或第二互补位线直接预充电，即通过均衡管直接连接位线/互补位线，直接为位线/互补位线充电，避免了预充电过程需要开关晶体管的导通才能为位线/互补位线预充电，从而加快了对位线/互补位线的充电速度。

另外，第一均衡管源极或漏极的其中一者连接第一位线，第一均衡管设置在第一感测放大电路远离读写转换电路的一侧；第二均衡管源极或漏极的其中一者连接第二互补位线，第二均衡管设置在第二感测放大电路远离读写转换电路的一侧。第一均衡管设置在第一感测放大电路远离读写转换电路的一侧，第二均衡管设置在第二感测放大电路远离读写转换电路的一侧，即第一均衡管和第二均衡管设置在靠近存储阵列的位置，避免了均衡管与位线/互补位线的版图距离导致的预充电延迟，从而加快了对位线/互补位线的充电速度。