[发明专利]一种占空比校准电路及方法

说明书

本申请实施例提供了一种占空比校准电路及方法，包括脉宽检测模块和控制电路，脉宽检测模块可以对输入的待校准时钟信号的频率信息进行检测，以便控制电路根据检测得到的结果自动配置延迟单元中相应的延迟路径，将待校准时钟信号输入至该延迟路径进行时间延迟检测出待校准时钟信号脉宽并得到其占空比信息，之后脉宽扩展模块和脉宽细调模块对待校准时钟信号的占空比进行调整，最终得到占空比校准后的时钟信号。本申请实施例提供的占空比校准电路能够根据待校准时钟信号的频率自动配置合适的延迟路径，并且多种延迟路径能够实现在满足不同频率信号和电路不同的工作环境下的占空比校准精度的情况下，减小电路的占用面积，优化电路性能，降低成本。

技术领域

本发明涉及信号处理技术领域，特别涉及一种占空比校准电路及方法。

背景技术

随着集成电路制造工艺的进步，集成电路工作的上限频率也随之增加，这就要求电路系统工作的频率范围变宽。在频率范围较宽的电路系统中，为了保证信号传输的准确性，需要时钟信号在采样时的占空比为50％。但是由于电路系统容易受到工艺、电压和温度(Process、Voltage、Temperature，PVT)等影响，在信号传输的过程中，时钟信号的占空比会发生抖动，导致时钟信号在采样时的占空比严重偏离50％，进而导致信号传输错误。

当前，会采用占空比校准(Duty cycle correction，DCC)电路来抵消时钟信号在传输过程中由于受到PVT等影响产生的偏移，使采样时的时钟信号具有50％的占空比。

目前常用的一种占空比校准电路为数字闭环结构的占空比校准电路，主要包括占空比调整模块和占空比检测模块，参考图1(a)所示。利用闭环占空比校准电路进行占空比校准的原理如下：占空比调整模块根据控制信号control调整输入时钟信号Clkin的占空比，输出调整后的输出时钟信号Clkout。占空比检测模块检测Clkout的占空比，根据Clkout的占空比与50％的关系，产生控制信号control。占空比检测模块检测Clkout的占空比，产生控制信号，占空比调整模块根据控制信号调整Clkin的占空比，反复执行这个操作，直到占空比检测模块检测到Clkout的占空比为50％，控制信号不变，占空比调整模块不再调整Clkin的占空比。占空比检测模块中包括脉宽检测(Pulse Width Detector，PWD)模块，脉宽检测模块包括延迟链，延迟链由多个延迟单元(delay unit)串联组成，用于将输入信号的相位延迟单位时间。

由于占空比的校准精度与每个延迟单元的延迟时间相关，对高频信号而言，校准的高精度需要延迟单元的延迟时间短；而对于低频信号而言，若延迟单元的延迟时间短，则需要数量较多的延迟单元以实现占空比校准的高精度，占空比校准电路占用的面积较大，导致成本上升。

发明内容

有鉴于此，本申请的目的在于提供一种占空比校准电路，能够实现在满足不同频率信号的占空比校准精度的情况下，减小电路的占空面积，降低成本。

为实现上述目的，本申请有如下技术方案：

本申请实施例提供了一种占空比校准电路，包括：脉宽检测模块、脉宽扩展模块、脉宽细调模块和控制电路；

所述脉宽检测模块包括延迟链，所述延迟链串联多个延迟单元，每个延迟单元包括一个或多个延迟路径，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，所述延迟链用于对待校准时钟信号进行时间延迟；

所述脉宽检测模块，用于检测所述待校准时钟信号的频率信息和脉宽信息，并且通过所述脉宽信息得到待校准时钟信号的占空比信息；

所述控制电路，用于根据所述频率信息确定所述延迟链中对应的延迟路径，根据所述占空比信息产生对所述待校准时钟信号进行调整的调整信号；

所述脉宽扩展模块和所述脉宽细调模块，分别用于根据所述调整信号对所述待校准时钟信号的占空比进行调整。