[发明专利]用于处理器件的技术

说明书

本申请的各实施例涉及用于处理器件的技术。代表性技术提供用于形成微电子组件的过程步骤，包括准备用于结合的微电子部件，诸如管芯、晶圆、衬底等。该微电子部件的一个或多个表面被形成和准备为结合表面。该微电子部件在该准备的结合表面处堆叠并结合而无需粘合剂。

分案申请说明

本申请是国际申请日为2019年1月31日、于2020年8月14日进入中国国家阶段、国家申请号为201980013695.8、名称为“用于处理器件的技术”的中国发明专利申请的分案申请。

优先权要求和相关申请的交叉引用

本申请根据35 U.S.C.§119(e)(1)要求2019年1月30日提交的美国非临时专利申请16/262,489和2018年2月15日提交的美国临时专利申请62/631,216的权益，这些申请据此全文以引用方式并入。

技术领域

以下描述涉及集成电路(“IC”)。更具体地讲，以下描述涉及制造IC管芯和晶圆。

背景技术

微电子元件通常包括半导体材料诸如硅或砷化镓的薄板，该薄板通常被称为半导体晶圆。晶圆可被形成为包括在晶圆表面上和/或部分嵌入晶圆内的多个集成芯片或管芯。与晶圆分离的管芯通常作为单独的预封装单元提供。在一些封装设计中，将管芯安装到衬底或芯片载体，该衬底或芯片载体继而安装在电路面板诸如印刷电路板(PCB)上。例如，在适于进行表面安装的封装中提供许多管芯。

封装式半导体管芯还可以以“堆叠”布置提供，其中例如在电路板或其他载体上提供一个封装，并且在第一封装的顶部上安装另一个封装。这些布置可允许多个不同管芯安装在电路板上的单个占有面积内，并且可通过在封装之间提供短互连来进一步促进高速度操作。通常，该互连距离可能仅略大于管芯自身的厚度。为了在管芯封装叠堆内实现互连，可在每个管芯封装(最顶部封装除外)的两侧(例如，面)上提供用于机械连接和电连接的互连结构。

另外，管芯或晶圆可以作为各种微电子封装方案的一部分以三维布置堆叠。这可以包括在较大的基础管芯、器件、晶圆、衬底等上堆叠一个或多个管芯、器件和/或晶圆的层、以竖直或水平布置堆叠多个管芯或晶圆以及两者的各种组合。管芯或晶圆可以使用各种结合技术以堆叠布置来结合，包括直接电介质结合、非粘合技术，诸如或混合结合技术诸如这两种技术均可从Invensas Bonding Technologies,Inc.(以前的Ziptronix,Inc.)，Xperi公司获得(参见例如美国专利6,864,585和7,485,968，其全文以引用方式并入本文)。

实现堆叠管芯和晶圆布置可能存在多种挑战。当使用直接结合或混合结合技术结合堆叠的管芯时，通常期望待结合管芯的表面极其平坦、平滑和清洁。例如，一般来讲，表面应具有非常低的表面拓扑方差，并且具有低含量的杂质、颗粒或其他残余物。颗粒或残余物的移除可改善表面的清洁度和平坦度以及层之间结合的可靠性，然而，颗粒和残余物的移除有时可能是有问题的。

附图说明

参考附图阐述了详细描述。在这些图中，参考标号的一个或多个最左边的数字标识首次出现参考标号的图。在不同图中使用相同的附图标记表示相似或相同的项目。

对于该讨论，图中所示的装置和系统被示出为具有多个部件。如本文所述，装置和/或系统的各种实施方式可以包括较少的部件并且仍然在本公开的范围内。另选地，装置和/或系统的其他实施方式可以包括附加部件或所描述部件的各种组合，并且仍然在本公开的范围内。

图1A示出了在将管芯结合到衬底之前衬底和两个管芯的示例性剖面图。

图1B示出了在将管芯结合到衬底之后衬底和两个管芯的示例性剖面图。

图1C示出了衬底以及将多个管芯结合到衬底的示例性剖面图。

图2是示出根据实施方案的用于准备用于结合的衬底的示例性过程的流程图。