[发明专利]一种带复位且延时少的时钟锁存器电路及芯片

说明书

本发明公开了一种带复位且延时少的时钟锁存器电路及芯片，当所述时钟锁存器电路上电复位时，复位模块导通使所述时钟锁存器电路即时复位到需要的状态，避免因电路的输出状态不确定导致的时间和电流的消耗；当所述时钟锁存器电路上电复位后，复位模块关闭，若所述时钟锁存器电路处于数据传输状态时，传输门模块导通，数据锁存通路关闭，所述时钟锁存器电路的输出状态等于输入状态，避免电路因数据锁存通路导通导致存在打架的通路，减小电流的消耗和加快电路不同状态的切换速度；若所述时钟锁存器电路处于数据锁存状态时，传输门模块关闭，数据锁存通路连通，所述时钟锁存器电路的输出状态保持不变。

技术领域

本发明涉及电子、微电子技术领域，尤其涉及的是一种带复位且延时少的时钟锁存器电路及芯片。

背景技术

在IC电路里面经常需要锁存数据，所以就催生latch（锁存器）电路。

传统的时钟latch电路一般采用如图1所示的方式实现：

当CLK=1，CLK_N=0时，OUT=IN（即电路处于数据传输状态）；当CLK=0，CLK_N=1时，OUT保持不变（即电路处于数据锁存状态）。

上述电路具有以下局限性：

1.上电复位时，out的状态不能确定（当CLK=0时，out的状态取决于b点的状态，因b点的状态有可能是1，也有可能是0（取决于传输门关闭前b点的状态），导致out的状态不能确定）；当CLK=1时，当IN和OUT的状态不同的时候,I0和I2会打架（即a点和b点的状态不相同，若b点的状态为1，b点的状态取反后传输到OUT（即OUT=0）输出，若此时a点的状态为0，因为CLK=1，所以a点的状态会通过传输门传输到b点（即b=0），但此时OUT的状态取反后又会回到b点（即b=1），就会导致打架的情况），虽然因为传输门的作用（因为传输门的输入端和输出端会有信号强弱的差异，一般认为传输门的输入端信号会强于传输门的输出端信号）使a点和b点的状态最后会变成相同，但需要消耗更长时间，消耗多余的电流；

2.上电复位后，CLK由0 变1的一瞬间（即电路处于数据传输状态），当IN和OUT的状态不同的时候,I0和I2会打架（与第1点的情况相同），使得切换需要消耗更长时间，消耗多余的电流，也会影响切换速度。

因此，现有的技术还有待于改进和发展。

发明内容

本发明的目的在于提供一种带复位且延时少的时钟锁存器电路及芯片，旨在解决现有技术中的一个或多个问题。

本发明的技术方案如下：本技术方案提供一种带复位且延时少的时钟锁存器电路，包括：

输入模块，用于输入信号；

传输门模块，用于使所述输入信号传输到电路输出端进行输出；

复位模块，用于使所述时钟锁存器电路进行复位；

锁存器模块，用于对数据进行传输或锁存，所述锁存器模块包括数据传输通路和数据锁存通路；

所述输入模块与传输门模块连接，传输门模块与复位模块连接，复位模块与数据传输通路的输入端连接，数据传输通路的输出端与数据锁存通路的输入端连接，数据锁存通路的输出端与数据传输通路的输入端连接，输入模块与数据锁存通路连接，传输门模块与数据锁存通路连接；当所述时钟锁存器电路上电复位时，复位模块导通使所述时钟锁存器电路即时复位到需要的状态；当所述时钟锁存器电路上电复位后，复位模块关闭，若所述时钟锁存器电路处于数据传输状态时，传输门模块导通，数据锁存通路关闭，所述时钟锁存器电路的输出状态等于输入状态，若所述时钟锁存器电路处于数据锁存状态时，传输门模块关闭，数据锁存通路连通，所述时钟锁存器电路的输出状态保持不变。