[发明专利]屏蔽栅沟槽功率器件的制造方法

说明书

本发明提供一种屏蔽栅沟槽功率器件的制造方法，包括：提供一具有外延层的衬底，外延层中形成有若干沟槽，沟槽的侧壁与衬底的表面的角度为87°～93°；执行湿氧氧化工艺形成至少部分第一介质层，覆盖沟槽的内壁；于沟槽中形成屏蔽栅；形成第二介质层及第一栅氧层；形成第二栅氧层，第二栅氧层覆盖第一栅氧层的内壁，且其底部拐角的形状为圆弧形；以及，于沟槽中形成栅极。利用湿氧氧化工艺形成第一介质层，解决了垂直沟槽难以填充的问题，并利用垂直沟槽改善电场分布，提高击穿电压，利用第二栅氧层覆盖第一栅氧层的底部拐角，增大该处的栅氧厚度，改善栅源间漏电，减少损耗，并降低外延层的体电阻及降低其厚度，以降低导通电阻。

技术领域

本发明涉及半导体技术领域，特别涉及一种屏蔽栅沟槽功率器件的制造方法。

背景技术

屏蔽栅沟槽结构因其具有电荷耦合效应，在传统沟槽功率器件垂直耗尽基础上引入水平耗尽层，将器件电场由三角形分布改为近似矩形分布。在采用相同掺杂浓度的外延规格情况下，器件可以获得更高的击穿电压，该结构因此得到广泛应用。

随着关键技术节点的降低，即用于形成屏蔽栅的沟槽的尺寸缩小，使得沟槽的深宽比进一步增大，使得继续沿用现有方法所形成的屏蔽栅沟槽功率器件存在诸多问题，导致其击穿电压无法增加甚至相应地降低。

在例如图1所示的现有的屏蔽栅沟槽功率器件中，将沟槽11’的开口增大，使沟槽的侧壁相对衬底10’表面更倾斜，从而便于介质层21’的填充。但倾斜的沟槽11’及栅极31’的底部拐角向外凸起(该拐角的介质层21’向外凹陷)，都将导致电场分布不均匀，或是存在薄弱点，使得击穿电压较低，且漏电流较大。发明人曾尝试在上述结构基础上，通过增大外延层10a’的体电阻，即大于0.15 欧姆每厘米(常规范围为大于0.15欧姆每厘米)，或增大外延层10a’的厚度，大于7微米(常规范围为大于7微米)，以达到相应的击穿电压的要求，而与此同时却使得屏蔽栅沟槽功率器件的导通电阻的增大，增加损耗，从而使得现有蔽栅沟槽功率器件在击穿电压和导通电阻之间无法兼顾。

发明内容

本发明的目的在于提供一种屏蔽栅沟槽功率的制造方法，提高其击穿电压以及降低其导通电阻。

为解决上述技术问题，本发明提供一种屏蔽栅沟槽功率的制造方法，包括：提供一衬底，所述衬底的表面形成有外延层，所述外延层中形成有若干沟槽，所述沟槽的侧壁与所述衬底的表面的角度为87°～93°，所述外延层的厚度为3 微米～9微米，且所述外延层的体电阻为0.01欧姆每厘米～0.2欧姆每厘米；形成第一介质层，所述第一介质层覆盖所述沟槽的内壁及所述衬底的表面，其中，至少部分所述第一介质层利用湿氧氧化工艺形成；形成第一导电层，所述第一导电层填充所述沟槽，蚀刻部分所述第一导电层以剩余的第一导电层形成屏蔽栅；形成第二介质层及第一栅氧层，所述第二介质层覆盖所述屏蔽栅，所述第一栅氧层覆盖所述沟槽的侧壁以及所述第二介质层；形成第二栅氧层，所述第二栅氧层覆盖所述第一栅氧层的内壁，且其底部拐角的形状为圆弧形；以及，于所述沟槽中形成栅极。

可选的，所述屏蔽栅沟槽功率器件为屏蔽栅沟槽MOSFET功率器件。

可选的，所述沟槽的侧壁与所述衬底的表面的角度为87°～90°。

可选的，所述沟槽采用深沟槽蚀刻工艺形成。

可选的，所述外延层为单层外延层，所述单层外延层的厚度为3微米～7微米，且体电阻为0.05欧姆每厘米～0.15欧姆每厘米。

可选的，所述外延层为双层外延层，包括相接的第一外延层以及第二外延层，所述第一外延层远离所述衬底的表面，且厚度为1mm～4mm，体电阻为0.01 欧姆每厘米～0.1欧姆每厘米，所述第二外延层靠近所述衬底的表面，且厚度为 2mm～5mm，体电阻为0.1欧姆每厘米～0.2欧姆每厘米。

可选的，执行湿氧氧化工艺形成部分厚度的第一介质层，再利用CVD法形成剩余厚度的第一介质层。