[发明专利]一种数据调度系统、可重构处理器及数据调度方法

权利要求书

1.一种数据调度系统，其特征在于，数据调度系统用于与其外部的可重构阵列进行数据传输，数据调度系统还用于与其外部的系统总线进行数据传输；

数据调度系统包括第一FIFO、第一写指针控制模块、第二FIFO、第二写指针控制模块、读指针控制模块、空状态判断控制模块和满状态判断控制模块；

第一写指针控制模块，用于每当一个待处理数据由第一FIFO传输至可重构阵列时，利用地址指针递增的方式，在第二FIFO内为同一个待处理数据经可重构阵列处理输出的处理结果预先分配一个第一写缓存地址；

第二写指针控制模块，用于每当可重构阵列向第二FIFO写入一个处理结果时，利用地址指针递增的方式，在第二FIFO内为可重构阵列当前输出的处理结果分配一个第二写缓存地址；

读指针控制模块，用于每当第二FIFO内缓存的一个处理结果被系统总线读取时，利用地址指针递增的方式，在第二FIFO内为待读取的处理结果分配一个读缓存地址；

空状态判断控制模块，用于根据第二写缓存地址与读缓存地址的地址值关系确定第二FIFO的空状态，再在判断到第二FIFO为空状态时，触发所述读指针控制模块控制所述第二FIFO不被所述系统总线读取数据，以控制第二FIFO不发生读空；

满状态判断控制模块，用于根据第一写缓存地址与读缓存地址的地址值关系确定第二FIFO的满状态，再在判断到第二FIFO为满状态时，触发所述第一写指针控制模块控制所述第一FIFO不向所述可重构阵列写入待处理数据，以控制第二FIFO不发生溢出；

所述满状态判断控制模块，用于当判断到第一写缓存地址的最高位与读缓存地址的最高位不同，且第一写缓存地址中除了最高位之外的其余位等于读缓存地址中除了最高位之外的其余位时，确定第二FIFO为满状态；

所述空状态判断控制模块，用于当判断到第二写缓存地址与读缓存地址是相同时，确定第二FIFO为空状态；

其中，第一写缓存地址、第二写缓存地址和读缓存地址都是二进制地址。

2.根据权利要求1所述数据调度系统，其特征在于，所述第一写指针控制模块的地址指针递增方式包括：

当当前待处理数据由所述第一FIFO开始传输给所述可重构阵列时，所述第一写指针控制模块用于输出第一写指针，再将第一写指针所指向的属于所述第二FIFO内的下一个写入地址配置为所述第一写缓存地址；

在当前待处理数据由所述第一FIFO完全传输给所述可重构阵列后，所述第一写指针控制模块用于对第一写指针加一，再将加一后的第一写指针更新为第一写指针，然后，在下一个待处理数据由所述第一FIFO开始传输给所述可重构阵列时，将更新后的第一写指针所指向的属于所述第二FIFO内的下一个写入地址更新为所述第一写缓存地址，并将下一个待处理数据更新为当前待处理数据，如此迭代更新，直到所述第一FIFO变为空状态或第二FIFO变为满状态，使得经所述可重构阵列处理得到的结果传输给所述第二FIFO之前，所述第一写指针控制模块输出的第一写指针完成提前加一，实现在所述第二FIFO内预留写数据的地址空间。

3.根据权利要求2所述数据调度系统，其特征在于，所述第二写指针控制模块的地址指针递增方式包括：

当所述可重构阵列开始将当前输出的处理结果写入所述第二FIFO时，所述第二写指针控制模块用于输出第二写指针，再将第二写指针所指向的属于所述第二FIFO内的下一个写入地址配置为所述第二写缓存地址；

在所述可重构阵列完全将当前输出的处理结果写入所述第二FIFO后，所述第二写指针控制模块用于对第二写指针加一，再将加一后的第二写指针更新为第二写指针，然后，在所述可重构阵列开始将下一个输出的处理结果写入所述第二FIFO时，将更新后的第二写指针所指向的属于所述第二FIFO内的下一个写入地址更新为所述第二写缓存地址，并将下一个输出的处理结果更新为当前输出的处理结果。