[发明专利]多个寄存器中的位串累加

说明书

本申请的实施例涉及多个寄存器内的位串累加。举例来说，具有处理能力和在存储器内或附近的寄存器的逻辑电路可使用数个位串来执行递归运算的多次迭代。可将各种迭代的结果写入到所述寄存器，且可使用所述位串来执行所述递归运算的后续迭代。递归运算的所述迭代的结果可在所述寄存器内累加。累加结果可作为数据写入到在所述逻辑电路外部或与所述逻辑电路分离的另一寄存器或存储器。

技术领域

本公开大体上涉及半导体存储器和方法，且更确切地说，涉及用于多个寄存器中的位串累加的设备、系统和方法。

背景技术

存储器装置通常被提供为计算机或其它电子系统中的内部、半导体、集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可能需要功率来维持其数据(例如主机数据、误差数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)和晶闸管随机存取存储器(TRAM)等等。非易失性存储器可通过在未被供电时保存所存储数据来提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)等等。

存储器装置可耦合到主机(例如，主机计算装置)以存储数据、命令和/或指令以在计算机或电子系统操作时供主机使用。举例来说，数据、命令和/或指令可在计算或其它电子系统的操作期间在主机与存储器装置之间传送。

发明内容

根据一个实施例，提供一种用于多个寄存器中的位串累加的方法。所述方法包括：由包括处理单元122、222和第一寄存器126、226的逻辑电路系统120、220使用第一位串和第二位串来执行递归运算的第一次迭代；将所述第一次迭代的结果写入到所述第一寄存器226；由所述逻辑电路系统120、220使用所述第一位串和所述第二位串来执行所述递归运算的第二次迭代；在所述第一寄存器226内累加所述第二次迭代的所述结果；以及将存储在所述第一寄存器126、226中的数据写入到所述逻辑电路系统120、220外部的第二寄存器170、270。

根据另一实施例，提供一种用于多个寄存器中的位串累加的设备。所述设备包括：控制电路系统223，其耦合到多个乘法器累加(MAC)单元225，所述MAC单元各自包括相应处理单元122、222和相应内部寄存器126、226，其中所述MAC单元225：响应于从所述控制电路系统223接收的信令，使用位串作为操作数来执行相应递归运算；以及在所述相应内部寄存器126、226中累加所述相应递归运算的相应迭代的结果，且其中所述控制电路系统223：至少部分地基于所述相应递归运算的累加结果的特性，将所述相应递归运算的所述累加结果写入到所述MAC单元225外部的寄存器170、270，或使所述相应递归运算的所述累加结果传送到所述MAC单元225外部的加法器电路234。