[发明专利]多个寄存器中的位串累加在审
| 申请号： | 202110646111.X | 申请日： | 2021-06-10 |
| 公开（公告）号： | CN113805841A | 公开（公告）日： | 2021-12-17 |
| 发明（设计）人： | V·S·拉梅什 | 申请（专利权）人： | 美光科技公司 |
| 主分类号： | G06F7/509 | 分类号： | G06F7/509 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 王艳娇 |
| 地址： | 美国爱*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 寄存器 中的 累加 | ||
1.一种用于多个寄存器中的位串累加的方法，其包括：
由包括处理单元(122、222)和第一寄存器(126、226)的逻辑电路系统(120、220)使用第一位串和第二位串来执行递归运算的第一次迭代；
将所述第一次迭代的结果写入到所述第一寄存器(226)；
由所述逻辑电路系统(120、220)使用所述第一位串和所述第二位串来执行所述递归运算的第二次迭代；
在所述第一寄存器(226)内累加所述第二次迭代的所述结果；以及
将存储在所述第一寄存器(126、226)中的数据写入到所述逻辑电路系统(120、220)外部的第二寄存器(170、270)。
2.根据权利要求1所述的方法，其进一步包括：
确定对于所述递归运算的后续迭代，存储在所述第一寄存器(126、226)中的位的数量将多于分配到所述第一寄存器(126、226)的位的数量；以及
至少部分地基于所述确定，将存储在所述第一寄存器(126、226)中的数据写入到所述第二寄存器(170、270)。
3.根据权利要求1至2中任一权利要求所述的方法，其进一步包括：
确定所述递归运算完成；以及
至少部分地基于所述确定而将存储在所述第一寄存器(126、226)中的数据写入到所述第二寄存器(170、270)；
响应于存储在所述第一寄存器(126、226)中的所述数据被写入到所述第二寄存器(170、270)，由所述逻辑电路系统(120、220)使用第三位串和第四位串来执行不同递归运算的迭代；以及
将所述不同递归运算的所述迭代的结果写入到所述第一寄存器(126、226)。
4.根据权利要求1至2中任一权利要求所述的方法，其进一步包括：
将存储在所述第二寄存器(170、270)中的数据写入到耦合到所述第二寄存器(170、270)的存储器阵列(130、230)；以及
使用被写入到存储器装置的所述数据作为用于逻辑运算的操作数而在所述存储器阵列(130、230)内执行所述逻辑运算。
5.根据权利要求1至2中任一权利要求所述的方法，其进一步包括经由将所述逻辑电路系统(120、220)耦合到所述第二寄存器(170、270)的专用总线(232)将存储在所述第一寄存器(126、226)中的所述数据写入到所述第二寄存器(170、270)。
6.一种用于多个寄存器中的位串累加的设备，其包括：
控制电路系统(223)，其耦合到多个乘法器累加MAC单元(225)，所述MAC单元各自包括相应处理单元(122、222)和相应内部寄存器(126、226)，其中所述MAC单元(225)：
响应于从所述控制电路系统(223)接收的信令，使用位串作为操作数来执行相应递归运算；以及
在所述相应内部寄存器(126、226)中累加所述相应递归运算的相应迭代的结果，且其中所述控制电路系统(223)：
至少部分地基于所述相应递归运算的累加结果的特性，将所述相应递归运算的所述累加结果写入到所述MAC单元(225)外部的寄存器(170、270)，或使所述相应递归运算的所述累加结果传送到所述MAC单元(225)外部的加法器电路(234)。
7.根据权利要求6所述的设备，其中所述控制电路系统(223)：
确定对于所述递归运算的后续迭代，存储在所述相应内部寄存器(126、226)中的位的数量将多于分配到所述相应内部寄存器(126、226)的位的数量；以及
至少部分地基于所述确定，将所述相应递归运算的所述累加结果写入到所述MAC单元(225)外部的所述寄存器(170、270)。
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