[发明专利]包含门电路的数字电路

说明书

本申请公开了包含门电路的数字电路。该数字电路包括：门电路，用于执行逻辑运算以产生逻辑运算结果；以及触发模块，与门电路相连接，将逻辑运算结果存储为相应逻辑状态的数据，其中，门电路，包括：第一组晶体管和第二组晶体管、第三晶体管和第四晶体管，在第三晶体管和第四晶体管导通的情形下，第一组晶体管和第二组晶体管经由第三晶体管和第四晶体管彼此连接，在第三晶体管和第四晶体管关断的情形下，门电路截断供电端和接地端之间的直流通路以降低短路损耗，触发模块复用第三晶体管和第四晶体管，以控制门电路与触发模块的内部电路之间的连接。该数字电路将门电路和触发器作为组合电路模块进行优化设计以降低电路成本。

技术领域

本发明涉及集成电路技术，更具体地，涉及包含门电路的数字电路。

背景技术

在集成电路的数字部分中，采用门电路实现基本逻辑运算或复合逻辑运算，采用触发器将门电路的逻辑运算结果存储为两个逻辑状态之一相对应的数据，即，0或1。按照逻辑运算的不同，门电路可以分为与门、或门、非门、与非门、或非门、与或非门、异或门等。门电路的逻辑运算结果例如是脉冲信号，触发器基于脉冲信号产生与逻辑状态相对应的稳态电平信号。

门电路例如包括串联连接在供电端和接地端之间的PMOS晶体管和NMOS晶体管。在逻辑运算中，在门电路的输入信号的逻辑状态改变时，门电路的输出信号的逻辑状态根据门电路的逻辑功能而发生变化。由于输入信号的波形并非理想的阶跃信号，因此，在输入信号的上升下降的过程中PMOS晶体管和NMOS晶体管可能均处于导通状态，从而形成供电端至接地端之间的直流通路，产生开关过程中的短路功耗。

因此，期望对门电路进行优化设计以降低短路功耗以及实现数字电路的优化设计。

发明内容

鉴于上述问题，本发明的目的在于提供门电路以及包含门电路的数字电路，其中，在门电路的输出端与供电端和接地端至少之一的直流通路上串联晶体管以降低短路功耗以及实现数字电路的优化设计。

根据本发明的第一方面，提供一种门电路，包括：位于供电端和接地端之间的第一组晶体管、第二组晶体管、以及第三晶体管，其中，所述门电路基于所述第一组晶体管和所述第二组晶体管的拓扑结构执行逻辑运算，所述第三晶体管的栅极接收时钟信号，所述第一组晶体管和所述第二组晶体管中的各个晶体管的栅极连接至所述门电路的输入端以接收各自的输入信号，在所述第三晶体管导通的情形下，所述第一组晶体管连接至供电端，所述第二组晶体管连接至接地端，并且所述第一组晶体管和所述第二组晶体管彼此连接，二者的中间节点连接至所述门电路的输出端以提供与逻辑运算结果相对应的触发信号，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路。

优选地，所述第一组晶体管和所述第二组晶体管分别包括按照以下任一种方式连接的多个晶体管：串联连接、并联连接、串并联连接。

优选地，所述第一组晶体管和所述第二组晶体管中的至少一个包括串联连接的多个晶体管。

优选地，所述第三晶体管连接在所述第一组晶体管和所述第二组晶体管之间，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管导通的情形下，所述第一组晶体管和所述第二组晶体管经由所述第三晶体管彼此连接以形成二者的中间节点。

优选地，所述第一组晶体管和所述第二组晶体管彼此连接以形成二者的中间节点，所述第三晶体管连接在所述供电端和所述第一组晶体管之间，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管的情形下，所述第一组晶体管经由所述第三晶体管连接至供电端。

优选地，所述第一组晶体管和所述第二组晶体管彼此连接以形成二者的中间节点，所述第三晶体管连接在所述接地端和所述第二组晶体管之间，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管的情形下，所述第二组晶体管经由所述第三晶体管连接至接地端。