[发明专利]包含门电路的数字电路

权利要求书

1.一种数字电路，包括：

门电路，用于执行逻辑运算以产生逻辑运算结果；以及

触发模块，与所述门电路相连接，将所述逻辑运算结果存储为相应逻辑状态的数据，

其中，所述门电路包括：

第一组晶体管和第二组晶体管，所述第一组晶体管和所述第二组晶体管中的各个晶体管的栅极连接至所述门电路的输入端以接收各自的输入信号，所述第一组晶体管连接至供电端，所述第二组晶体管连接至接地端，所述门电路基于所述第一组晶体管和所述第二组晶体管的拓扑结构执行逻辑运算，

第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管串联连接在所述第一组晶体管和所述第二组晶体管之间，所述第三晶体管和所述第四晶体管的栅极分别接收所述触发模块的第一时钟信号和第二时钟信号，所述第一时钟信号和所述第二时钟信号为互补的时钟信号，

其中，在所述第三晶体管和所述第四晶体管导通的情形下，所述第一组晶体管和所述第二组晶体管经由所述第三晶体管和所述第四晶体管彼此连接，所述第三晶体管和所述第四晶体管的中间节点连接至所述门电路的输出端以提供与逻辑运算结果相对应的触发信号，

在所述第三晶体管和所述第四晶体管关断的情形下，所述门电路截断所述供电端和所述接地端之间的直流通路以降低短路损耗，

所述触发模块复用所述第三晶体管和所述第四晶体管，以控制所述门电路与所述触发模块的内部电路之间的连接，使得所述第三晶体管和所述第四晶体管作为所述触发模块的输入控制的开关。

2.根据权利要求1所述的数字电路，其中，所述第一组晶体管和所述第二组晶体管分别包括按照以下任一种方式连接的多个晶体管：串联连接、并联连接、串并联连接。

3.根据权利要求2所述的数字电路，其中，所述第一组晶体管和所述第二组晶体管中的至少一个包括串联连接的多个晶体管。

4.根据权利要求1所述的数字电路，其中，

所述第一组晶体管位于供电端和输出端之间，并且所述第一组晶体管中的多个晶体管为PMOS晶体管，

所述第二组晶体管位于输出端和接地端之间，并且所述第二组晶体管中的多个晶体管为NMOS晶体管。

5.根据权利要求4所述的数字电路，其中，所述第三晶体管为PMOS晶体管，所述第四晶体管为NMOS晶体管。

6.根据权利要求1所述的数字电路，其中，所述触发模块包括接收所述第一时钟信号和所述第二时钟信号的时钟输入端，所述门电路包括接收所述第一时钟信号和所述第二时钟信号的时钟输入端。

7.根据权利要求1所述的数字电路，其中，所述输入信号的过渡阶段包括从低电平状态至高电平状态的上升阶段，以及从高电平状态至低电平状态的下降阶段。

8.根据权利要求1所述的数字电路，其中，所述门电路为以下任意一种：与门、或门、非门、与非门、或非门、与或非门、异或门。