[发明专利]适用于卷积神经网络训练加速器的可配置加法树

权利要求书

1.一种适用于卷积神经网络训练加速器的可配置加法树，其特征在于，所述可配置加法树由三组加法单元构成，每组的所述加法单元包括串联的一阶多路选择器和加法器结构、二阶多路选择器和加法器结构以及三阶多路选择器和加法器结构；利用多路选择器进行模式选择：其中，多路选择器设置于每阶加法器的输入端，多路选择器的输出串联下一阶加法器；所述三组加法单元的具体结构如下：

第一组加法单元中：

一组一阶多路选择器和加法器结构中，一组一阶多路选择器在模式0状态下连接乘法单元的结果a₂、在模式1状态下通过反馈线路连接至一组一阶加法器的输出端，而一组一阶加法器的两个输入分别是一组一阶多路选择器的输出和乘法单元的结果a₁；

一组二阶多路选择器和加法器结构中，一组二阶多路选择器在模式0状态下连接一组一阶加法器的输出端、在模式1状态下通过反馈线路连接至一组二阶加法器的输出端，而一组二阶加法器的两个输入分别是一组二阶多路选择器的输出和乘法单元的结果a₃；

一组三阶多路选择器和加法器结构中，一组第一三阶多路选择器在模式0状态下连接一组二阶加法器的输出、在模式1状态下通过反馈线路连接至一组三阶加法器的输出端，一组第二三阶多路选择器在模式1状态下连接乘法单元的结果a₂、在模式0状态下连接至第二组加法单元的二组二阶加法器的输出端，一组三阶加法器的两个输入分别是一组第一三阶多路选择器的输出和一组第二三阶多路选择器的输出；

第二组加法单元中：

二组一阶多路选择器和加法器结构中，二组一阶多路选择器在模式0状态下连接乘法单元的结果a₅、在模式1状态下通过反馈线路连接至二组一阶加法器的输出端，而二组一阶加法器的两个输入分别是二组一阶多路选择器的输出和乘法单元的结果a₄；

二组二阶多路选择器和加法器结构中，二组二阶多路选择器在模式0状态下连接二组一阶加法器的输出端、在模式1状态下通过反馈线路连接至二组二阶加法器的输出端，而二组二阶加法器的两个输入分别是二组二阶多路选择器的输出和乘法单元的结果a₆；

二组三阶多路选择器和加法器结构中，二组第一三阶多路选择器在模式0状态下连接二组二阶加法器的输出、在模式1状态下通过反馈线路连接至二组三阶加法器的输出端，二组第二三阶多路选择器在模式1状态下连接乘法单元的结果a₅、在模式0状态下连接至三组二阶加法器的输出端，二组三阶加法器的两个输入分别是二组第一三阶多路选择器的输出和二组第二三阶多路选择器的输出；

第三组加法单元中：

三组一阶多路选择器和加法器结构中，三组一阶多路选择器在模式0状态下连接乘法单元的结果a₈、在模式1状态下通过反馈线路连接至三组一阶加法器的输出端，而三组一阶加法器的两个输入分别是三组一阶多路选择器的输出和乘法单元的结果a₇；

三组二阶多路选择器和加法器结构中，三组二阶多路选择器在模式0状态下连接三组一阶加法器的输出端、在模式1状态下通过反馈线路连接至三组二阶加法器的输出端，而三组二阶加法器的两个输入分别是三组二阶多路选择器的输出和乘法单元的结果a₉；

三组三阶多路选择器和加法器结构中，三组第一三阶多路选择器在模式0状态下

悬空、在模式1状态下通过反馈线路连接至三组三阶加法器的输出端，三组第二三阶多路选择器在模式1状态下连接乘法单元的结果a₈、在模式0状态下悬空，三组三阶加法器的两个输入分别是三组第一三阶多路选择器的输出和三组第二三阶多路选择器的输出。

2.如权利要求1所述的适用于卷积神经网络训练加速器的可配置加法树，其特征在于，所述多路选择器包括模式0和模式1，所述模式0为卷积核内累加模式，所述模式1为自累加模式。