[发明专利]一种利用版图真空带提高噪声隔离能力的芯片及方法

说明书

一种利用版图真空带提高噪声隔离能力的芯片，其特征在于：所述芯片包括噪声区(1)、低噪区(2)、噪声隔离带(3)、真空隔离带(4)以及高压阱(5)；其中，所述噪声区(1)和低噪区(2)，分别用于容纳所述芯片内的噪声电路(101)和低噪声电路(201～206)，并由噪声隔离带(3)、真空隔离带(4)和高压阱(5)实现物理隔离。本发明中的方法能够在减小芯片面积的同时，进一步地提高芯片对干扰信号的隔离能力。

技术领域

本发明涉及芯片制造领域，更具体地，涉及一种利用版图真空带提高噪声隔离能力的芯片及方法。

背景技术

目前，随着集成电路技术和芯片制造工艺水平的不断发展，封装芯片的尺寸越来越小，这使得当芯片中同时存在着工作状态时会产生较大噪声的噪声模块，与工作状态时需要以小电流进行状态控制的低噪声模块之间极容易因为相互干扰而影响芯片的性能。

现有技术中，经常采用接入最高或最低电位的隔离环进行噪声的隔离，以及在具有CMOS管的芯片中防止闩锁效应(Latch-Up)。然而，采用隔离环隔离电路中的噪声部分和低噪声部分的方法，其实现形式较为单一，隔离效果有限，且隔离环两端噪声电路和低噪声电路之间的距离较大，这使得芯片尺寸难以进一步减小。

针对上述问题，亟需一种利用版图真空带提高噪声隔离能力的芯片及方法。

发明内容

为解决现有技术中存在的不足，本发明的目的在于，提供一种利用版图真空带提高噪声隔离能力的芯片及方法，通过在噪声隔离带旁同时设置真空隔离带，从而减少隔离区域中载流子的移动，减少噪声电路与低噪声电路之间的信号串扰。

本发明采用如下的技术方案。

本发明第一方面，涉及一种利用版图真空带提高噪声隔离能力的芯片，其特征在于：芯片包括噪声区1、低噪区2、噪声隔离带3、真空隔离带4以及高压阱5；其中，噪声区1和低噪区2，分别用于容纳芯片内的噪声电路101和低噪声电路201～206，并且噪声区和低噪区之间由噪声隔离带3、真空隔离带4和高压阱5实现物理隔离。

优选地，噪声电路中包括用于执行开关操作的大功率器件；低噪声电路中包括用于控制大功率器件执行开关操作的控制电路。

优选地，芯片还包括芯片衬底，芯片衬底的外延上设置有衬底外延层6，噪声电路、低噪声电路、噪声隔离带和高压阱均设置于芯片衬底及衬底外延层6中；并且，噪声隔离带与高压阱构成PN结，以实现噪声区和低噪区之间噪声的隔离。

优选地，噪声隔离带为N+型掺杂隔离带，高压阱为P+型掺杂衬底。

优选地，在噪声隔离带与高压阱形成的PN结中，N极与噪声电路邻接，P极与低噪声电路邻接。

优选地，真空隔离带位于衬底外延层6中；真空隔离带与噪声隔离带邻接设置，或者真空隔离带与噪声隔离带之间由高压阱隔开设置；并且，真空隔离带与低噪声电路之间由高压阱隔开。

优选地，噪声区和低噪区之间的高压阱邻接低噪区设置，且位于真空隔离带的一侧；或者，噪声区和低噪区之间的高压阱被真空隔离带划分为两部分。

优选地，真空隔离带与衬底外延层均为P型掺杂，真空隔离带与衬底外延层的掺杂浓度相同，且均小于高压阱的掺杂浓度。

优选地，真空隔离带、噪声隔离带以及与噪声隔离带形成PN结的高压阱部分的总宽度大于等于50μm。